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參數(shù)資料
| 型號： | MC68HC901FNR2 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 外設(shè)及接口 |
| 英文描述： | MULTIFUNCTION PERIPHERAL, PQCC52 |
| 封裝： | PLASTIC, LCC-52 |
| 文件頁數(shù)： | 55/73頁 |
| 文件大?。?/td> | 274K |
| 代理商： | MC68HC901FNR2 |
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Electrical Characteristics
8-6
MC68HC901 USER’S MANUAL
MOTOROLA
28
Receiver Ready (RR) Delay from Rising RC
—
600
ns
29
Transmitter Ready (TR) Delay from Rising TC
—
600
ns
30
TxO (A or B) Low from Rising Edge of CS or DS (Reset Time)
—
450
ns
313
Timer Output (TxO) Valid from Falling tclk that Causes Timeout
—
2 tclk + 300
ns
32
Timer Clock (tclk) Low Time
110
—
ns
33
Timer Clock (tclk) High Time
110
—
ns
34
Timer Clock (tclk) Cycle Time
250
1000
ns
35
RESET Low Time
2
—
s
36
Delay to Falling IRQ from Ix Active Transition
—
380
ns
37
Transmitter Interrupt Delay from Falling Edge of TC
—
550
ns
38
Receiver Interrupt Delay from Rising Edge of RC (Buffer Full)
—
800
ns
39
Receiver Interrupt Delay from Falling Edge of RC (Error)
—
800
ns
40
SI Setup Time from Rising Edge of RC (Divide by 1 Only)
80
—
ns
41
SI Hold Time from Rising Edge of RC (Divide by 1 Only)
350
—
ns
42
SO Data Valid from Falling Edge of TC (Divide by 1 Only)
—
440
ns
43
TC Low Time
500
—
ns
44
TC High Time
500
—
ns
45
TC Cycle Time
1.05
∞
s
46
RC Low Time
500
—
ns
47
RC High Time
500
—
ns
48
RC Cycle Time
1.05
∞
s
493
CS, IACK, DS Width Low
—
80
tcyc
50
SO Data Valid from Falling Edge of TC (Divide by 16 Only)
—
490
ns
NOTES: 1.
If the setup time is not met, CS will not be recognized until the next falling clock.
2.
If this setup time is met (for consecutive cycles), the minimum hold-off time of one clock cycle will be
obtained. If not met, the hold-off time will be two clock cycles.
3.
tcyc refers to the clock signal applied to the MFP CLK input pin. tclk refers to the timer clock signal,
regardless of whether that signal comes from the XTAL1/XTAL2 crystal clock inputs or the TAI or TBI timer
inputs.
4.
CS is latched internally, therefore if specifications 1 and 24 are met, then CS may be negated before the
falling clock and still initiate a bus cycle.
5.
Although CS and DTACK are synchronized with the clock, the data out during a read cycle is
asynchronous to the clock, relying only on CS for timing.
NUM
CHARACTERISTIC
MIN
MAX
UNIT
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PDF描述 |
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