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參數(shù)資料
| 型號： | MC68HC11P1CFN3R2 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, EEPROM, 3 MHz, MICROCONTROLLER, PQCC84 |
| 封裝： | PLASTIC, LCC-84 |
| 文件頁數(shù)： | 159/236頁 |
| 文件大?。?/td> | 1232K |
| 代理商： | MC68HC11P1CFN3R2 |
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MC68HC11P2
MOTOROLA
2-5
PIN DESCRIPTIONS
2
2.4
E clock output (E)
E is the output connection for the internally generated E clock. The signal from E is used as a
timing reference. The frequency of the E clock output is one quarter that of the input frequency at
the XTAL and EXTAL pins (except when the PLL is used as the clock source). When E clock output
is low, an internal process is taking place; when it is high, data is being accessed. All clocks,
including the E clock, are halted when the MCU is in STOP mode. The E clock output can be
turned off in single chip modes to reduce the effects of RFI.
2.5
Phase-locked loop (XFC, VDDSYN)
The XFC and VDDSYN pins are the inputs for the on-chip PLL (phase-locked loop) circuitry. On
reset all the device clocks are derived from the EXTAL input. The EXTAL clock is used as a
reference for the PLL circuit, which generates a clock that is a multiple of the EXTAL frequency.
Once the PLL has stabilized, alternate clocks may be selected.
VDDSYN is the power supply pin for the PLL. Connecting it high enables the internal low
frequency oscillator circuitry designed for the PLL. The PLL has been designed particularly for use
with 614.4 and 640kHz crystals, though other values may be used. The maximum recommended
crystal frequency for PLL operation is 2MHz. Above this frequency VDDSYN should be grounded
to disable the PLL and enable the high frequency oscillator circuit; in this state EXTAL is designed
for 16MHz operation and XFC may be left unconnected.
The PLL consists of a variable bandwidth loop lter, a voltage controlled oscillator (VCO), a
feedback frequency divider and a digital phase detector. VDDSYN is the supply voltage for the PLL
and must be suitably bypassed. The external capacitor on XFC should be located as close to the
chip as possible to minimize noise. A typical value for this capacitor is 0.047
F, for a crystal
frequency of 614.4kHz.
The PLL lter has two bandwidths that are automatically selected by the PLL, if the AUTO bit in
PLLCR is set. Whenever the PLL is rst enabled, the wide bandwidth mode is used. This enables
the PLL frequency to ramp up quickly. When the output frequency is near the desired value, the
lter is switched to the narrow bandwidth mode, to make the nal frequency more stable. Manual
control is possible, by clearing AUTO in PLLCR, and setting the appropriate value for BWC.
A block diagram of the PLL circuitry is given in Figure 2-5.
In general, a larger capacitor will improve the PLL’s frequency stability, at the expense of
increasing the time required for it to settle (tPLLS) at the desired frequency. For a 32kHz
application, or one in which the slew rate is not critical, a capacitor value of 0.1
F is usually
adequate. For a crystal frequency of 614.4kHz and a slew time of 1–2ms (from 614kHz in
WAIT mode to 16MHz in RUN mode), a capacitor of 0.047
F has been found satisfactory.
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