List of Figures
Technical Data
MC68HC908JB8MC68HC08JB8MC68HC08JT8 — Rev. 2.3
20
List of Figures
Freescale Semiconductor
Figure
Title
Page
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External Reset Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .98
Internal Reset Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .99
Sources of Internal Reset. . . . . . . . . . . . . . . . . . . . . . . . . . . . .99
POR Recovery . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .100
Interrupt Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .105
Interrupt Entry. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .106
Interrupt Recovery . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .106
Interrupt Recognition Example . . . . . . . . . . . . . . . . . . . . . . . .107
Interrupt Status Register 1 (INT1). . . . . . . . . . . . . . . . . . . . . .109
Wait Mode Entry Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . .111
Wait Recovery from Interrupt or Break. . . . . . . . . . . . . . . . . .111
Wait Recovery from Internal Reset. . . . . . . . . . . . . . . . . . . . .111
Stop Mode Entry Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . .112
Stop Mode Recovery from Interrupt or Break. . . . . . . . . . . . .113
Break Status Register (BSR) . . . . . . . . . . . . . . . . . . . . . . . . .113
Reset Status Register (RSR) . . . . . . . . . . . . . . . . . . . . . . . . .115
Break Flag Control Register (BFCR) . . . . . . . . . . . . . . . . . . .116
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USB I/O Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . .120
USB Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .124
Supported Transaction Types Per Endpoint. . . . . . . . . . . . . .125
Supported USB Packet Types . . . . . . . . . . . . . . . . . . . . . . . .126
Sync Pattern. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .126
SOP, Sync Signaling, and Voltage Levels . . . . . . . . . . . . . . .127
EOP Transaction Voltage Levels . . . . . . . . . . . . . . . . . . . . . .129
EOP Width Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .129
External Low-Speed Device Configuration. . . . . . . . . . . . . . .132
Regulator Electrical Connections . . . . . . . . . . . . . . . . . . . . . .133
Receiver Characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . .134
Differential Input Sensitivity Range. . . . . . . . . . . . . . . . . . . . .135
Data Jitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .136
Data Signal Rise and Fall Time . . . . . . . . . . . . . . . . . . . . . . .136
USB Address Register (UADDR) . . . . . . . . . . . . . . . . . . . . . .138
USB Interrupt Register 0 (UIR0). . . . . . . . . . . . . . . . . . . . . . .139
USB Interrupt Register 1 (UIR1). . . . . . . . . . . . . . . . . . . . . . .141
USB Interrupt Register 2 (UIR2). . . . . . . . . . . . . . . . . . . . . . .144