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參數(shù)資料
| 型號： | MC68020RC25E |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 178/306頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MICROPROC 32-BIT 25MHZ 114PGA |
| 標準包裝： | 14 |
| 系列： | M680x0 |
| 處理器類型： | M680x0 32-位 |
| 速度： | 25MHz |
| 電壓： | 5V |
| 安裝類型： | 通孔 |
| 封裝/外殼： | 114-BPGA |
| 供應(yīng)商設(shè)備封裝： | 114-PGA（34.54x34.54） |
| 包裝： | 托盤 |
| 其它名稱： | Q1165253 |
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MOTOROLA
M68020 USER’S MANUAL
9- 5
9.2 BYTE SELECT LOGIC FOR THE MC68020/EC020
The MC68020/EC020 architecture supports byte, word, and long-word operand transfers
to any 8-, 16-, or 32-bit data port, regardless of alignment. This feature allows the
programmer to write code that is not bus-width specific. When accessed, the peripheral or
memory subsystem reports its actual port size to the controller, and the MC68020/EC020
then dynamically sizes the data transfer accordingly, using multiple bus cycles when
necessary. The following paragraphs describe the generation of byte select control signals
that enable the dynamic bus sizing mechanism, the transfer of differently sized operands,
and the transfer of misaligned operands to operate correctly.
The following signals control the MC68020/EC020 operand transfer mechanism:
A1, A0
— Address signals. The most significant byte of the operand to be
transferred is addressed directly.
SIZ1, SIZ0
— Transfer size signals. Output of the MC68020/EC020. These
indicate the number of bytes of an operand remaining to be
transferred during a given bus cycle.
R/
W
— Read/Write signal. Output of the MC68020/EC020. For byte
select generation in MC68020/EC020 systems.
DSACK1, DSACK0 — Data transfer and size acknowledge signals. Driven by an
asynchronous port to indicate the actual bus width of
the port.
The MC68020/EC020 assumes that 16-bit ports are situated on data lines D31–D16, and
that 8-bit ports are situated on data lines D31–D24. This ensures that the following logic
works correctly with the MC68020/EC020's on-chip internal-to-external data bus
multiplexer. Refer to Section 5 Bus Operation for more details on the dynamic bus sizing
mechanism.
The need for byte select signals is best illustrated by an example. Consider a long-word
write cycle to an odd address in word-organized memory. The transfer requires three bus
cycles to complete. The first bus cycle transfers the most significant byte of the long word
on D23–D16. The second bus cycle transfers a word on D31–D16, and the last bus cycle
transfers the least significant byte of the original long word on D31–D24. To prevent
overwriting those bytes that are not used in these transfers, a unique byte data strobe
must be generated for each byte when using devices with 16- and 32-bit port widths.
For noncachable read cycles and all write cycles, the required active bytes of the data bus
for any given bus transfer are a function of the SIZ1, SIZ0 and A1, A0 outputs (see Table
9-1). Individual strobes or select signals can be generated by decoding these four signals
for every bus cycle. Devices residing on 8-bit ports can utilize
DS or AS since there is only
one valid byte for any transfer.
F
re
e
sc
a
le
S
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m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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參數(shù)描述 |
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| MC68020RC25E | 制造商:Freescale Semiconductor 功能描述:Microprocessor |
| MC68020RC33 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:The first full 32-bit implementation of the M68000 family of microprocessors from Motorola |
| MC68020RC33E | 功能描述:微處理器 - MPU 32-BIT MPU RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68020RP16 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:The first full 32-bit implementation of the M68000 family of microprocessors from Motorola |
| MC68020RP16E | 制造商:Motorola Inc 功能描述:Microprocessor, 32 Bit, 114 Pin, Plastic, PGA |
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