- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄25640 > MC3S12P128J0VFTR (FREESCALE SEMICONDUCTOR INC) 16-BIT, MROM, 1.05 MHz, MICROCONTROLLER, QCC48 PDF資料下載
參數(shù)資料
| 型號： | MC3S12P128J0VFTR |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, MROM, 1.05 MHz, MICROCONTROLLER, QCC48 |
| 封裝： | 7 X 7 MM, 1 MM HEIGHT, 0.50 MM PITCH, MO-220VKKD-2, QFN-48 |
| 文件頁數(shù)： | 85/566頁 |
| 文件大小： | 7046K |
| 代理商： | MC3S12P128J0VFTR |
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S12S Debug Module (S12SDBGV2)
S12P-Family Reference Manual, Rev. 1.13
Freescale Semiconductor
175
a forced match, a state sequencer transition can occur immediately on a successful match of system busses
and comparator registers. Whilst tagging, at a comparator match, the instruction opcode is tagged and only
if the instruction reaches the execution stage of the instruction queue can a state sequencer transition occur.
In the case of a transition to Final State, bus tracing is triggered and/or a breakpoint can be generated.
A state sequencer transition to nal state (with associated breakpoint, if enabled) can be initiated by
writing to the TRIG bit in the DBGC1 control register.
The trace buffer is visible through a 2-byte window in the register address map and must be read out using
standard 16-bit word reads.
Figure 6-23. DBG Overview
6.4.2
Comparator Modes
The DBG contains three comparators, A, B and C. Each comparator compares the system address bus with
the address stored in DBGXAH, DBGXAM, and DBGXAL. Furthermore, comparator A also compares
the data buses to the data stored in DBGADH, DBGADL and allows masking of individual data bus bits.
All comparators are disabled in BDM and during BDM accesses.
The comparator match control logic (see Figure 6-23) congures comparators to monitor the buses for an
exact address or an address range, whereby either an access inside or outside the specied range generates
a match condition. The comparator conguration is controlled by the control register contents and the
range control by the DBGC2 contents.
A match can initiate a transition to another state sequencer state (see 6.4.4”). The comparator control
register also allows the type of access to be included in the comparison through the use of the RWE, RW,
SZE, and SZ bits. The RWE bit controls whether read or write comparison is enabled for the associated
comparator and the RW bit selects either a read or write access for a valid match. Similarly the SZE and
CPU BUS
TRACE BUFFER
B
US
INTERF
A
C
E
TRANSITION
MATCH0
STATE
COMPARATOR B
COMPARATOR C
COMPARATOR A
STATE SEQUENCER
MATCH1
MATCH2
TRACE
READ TRACE DATA (DBG READ DATA BUS)
CONTROL
SECURE
BREAKPOINT REQUESTS
COMP
ARA
T
O
R
MA
TCH
CONTR
OL
TRIGGER
TAG &
MATCH
CONTROL
LOGIC
TAGS
TAGHITS
STATE
TO CPU
相關PDF資料 |
PDF描述 |
|---|---|
| MC9S12P128J0CQKR | 16-BIT, FLASH, 1.05 MHz, MICROCONTROLLER, PQFP80 |
| MC9S12P128J0VLHR | 16-BIT, FLASH, 1.05 MHz, MICROCONTROLLER, PQFP64 |
| MC3S12P128J0CLHR | 16-BIT, MROM, 1.05 MHz, MICROCONTROLLER, PQFP64 |
| MC9S12P128J0MLH | 16-BIT, FLASH, 1.05 MHz, MICROCONTROLLER, QFP64 |
| MC9S12P128J0MFTR | 16-BIT, FLASH, 1.05 MHz, MICROCONTROLLER, QCC48 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MC3S12P128J0VLH | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12 Microcontrollers |
| MC3S12P128J0VLHR | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12 Microcontrollers |
| MC3S12P128J0VQK | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12 Microcontrollers |
| MC3S12P128J0VQKR | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12 Microcontrollers |
| MC3S12Q128CFA16 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
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