參數(shù)資料
型號： MC3S12P128J0VFTR
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 16-BIT, MROM, 1.05 MHz, MICROCONTROLLER, QCC48
封裝： 7 X 7 MM, 1 MM HEIGHT, 0.50 MM PITCH, MO-220VKKD-2, QFN-48
文件頁數(shù)： 183/566頁
文件大小： 7046K
代理商： MC3S12P128J0VFTR
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Freescale’s Scalable Controller Area Network (S12MSCANV3)
S12P-Family Reference Manual, Rev. 1.13
Freescale Semiconductor
263
NOTE
The CANRFLG register is held in the reset state1 when the initialization
mode is active (INITRQ = 1 and INITAK = 1). This register is writable again
as soon as the initialization mode is exited (INITRQ = 0 and INITAK = 0).
Module Base + 0x0004
Access: User read/write(1)
1. Read: Anytime
Write: Anytime when not in initialization mode, except RSTAT[1:0] and TSTAT[1:0] ags which are read-only; write of 1 clears
ag; write of 0 is ignored
76543210
R
WUPIF
CSCIF
RSTAT1
RSTAT0
TSTAT1
TSTAT0
OVRIF
RXF
W
Reset:
00000000
= Unimplemented
Figure 8-8. MSCAN Receiver Flag Register (CANRFLG)
1. The RSTAT[1:0], TSTAT[1:0] bits are not affected by initialization mode.
Table 8-11. CANRFLG Register Field Descriptions
Field
Description
7
WUPIF
Wake-Up Interrupt Flag — If the MSCAN detects CAN bus activity while in sleep mode (see Section 8.4.5.5,
(CANCTL0)”), the module will set WUPIF. If not masked, a wake-up interrupt is pending while this ag is set.
0
No wake-up activity observed while in sleep mode
1
MSCAN detected activity on the CAN bus and requested wake-up
6
CSCIF
CAN Status Change Interrupt Flag — This ag is set when the MSCAN changes its current CAN bus status
due to the actual value of the transmit error counter (TEC) and the receive error counter (REC). An additional 4-
bit (RSTAT[1:0], TSTAT[1:0]) status register, which is split into separate sections for TEC/REC, informs the
system on the actual CAN bus status (see Section 8.3.2.6, “MSCAN Receiver Interrupt Enable Register
(CANRIER)”). If not masked, an error interrupt is pending while this ag is set. CSCIF provides a blocking
interrupt. That guarantees that the receiver/transmitter status bits (RSTAT/TSTAT) are only updated when no
CAN status change interrupt is pending. If the TECs/RECs change their current value after the CSCIF is
asserted, which would cause an additional state change in the RSTAT/TSTAT bits, these bits keep their status
until the current CSCIF interrupt is cleared again.
0
No change in CAN bus status occurred since last interrupt
1
MSCAN changed current CAN bus status
5-4
RSTAT[1:0]
Receiver Status Bits — The values of the error counters control the actual CAN bus status of the MSCAN. As
soon as the status change interrupt ag (CSCIF) is set, these bits indicate the appropriate receiver related CAN
bus status of the MSCAN. The coding for the bits RSTAT1, RSTAT0 is:
00
RxOK: 0
≤ receive error counter ≤ 96
01
RxWRN: 96
< receive error counter ≤ 127
10
RxERR: 127
< receive error counter
11
Bus-off(1): transmit error counter
> 255
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PDF描述
MC9S12P128J0CQKR 16-BIT, FLASH, 1.05 MHz, MICROCONTROLLER, PQFP80
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MC3S12P128J0CLHR 16-BIT, MROM, 1.05 MHz, MICROCONTROLLER, PQFP64
MC9S12P128J0MLH 16-BIT, FLASH, 1.05 MHz, MICROCONTROLLER, QFP64
MC9S12P128J0MFTR 16-BIT, FLASH, 1.05 MHz, MICROCONTROLLER, QCC48
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參數(shù)描述
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MC3S12P128J0VQK 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12 Microcontrollers
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