- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄25640 > MC3S12P128J0VFTR (FREESCALE SEMICONDUCTOR INC) 16-BIT, MROM, 1.05 MHz, MICROCONTROLLER, QCC48 PDF資料下載
參數(shù)資料
| 型號： | MC3S12P128J0VFTR |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, MROM, 1.05 MHz, MICROCONTROLLER, QCC48 |
| 封裝： | 7 X 7 MM, 1 MM HEIGHT, 0.50 MM PITCH, MO-220VKKD-2, QFN-48 |
| 文件頁數(shù)： | 33/566頁 |
| 文件大?。?/td> | 7046K |
| 代理商： | MC3S12P128J0VFTR |
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Interrupt Module (S12SINTV1)
S12P-Family Reference Manual, Rev. 1.13
128
Freescale Semiconductor
4.5
Initialization/Application Information
4.5.1
Initialization
After system reset, software should:
1. Initialize the interrupt vector base register if the interrupt vector table is not located at the default
location (0xFF80–0xFFF9).
2. Enable I bit maskable interrupts by clearing the I bit in the CCR.
3. Enable the X bit maskable interrupt by clearing the X bit in the CCR.
4.5.2
Interrupt Nesting
The interrupt request scheme makes it possible to nest I bit maskable interrupt requests handled by the
CPU.
I bit maskable interrupt requests can be interrupted by an interrupt request with a higher priority.
I bit maskable interrupt requests cannot be interrupted by other I bit maskable interrupt requests per
default. In order to make an interrupt service routine (ISR) interruptible, the ISR must explicitly clear the
I bit in the CCR (CLI). After clearing the I bit, other I bit maskable interrupt requests can interrupt the
current ISR.
An ISR of an interruptible I bit maskable interrupt request could basically look like this:
1. Service interrupt, that is clear interrupt ags, copy data, etc.
2. Clear I bit in the CCR by executing the instruction CLI (thus allowing other I bit maskable interrupt
requests)
3. Process data
4. Return from interrupt by executing the instruction RTI
4.5.3
Wake Up from Stop or Wait Mode
4.5.3.1
CPU Wake Up from Stop or Wait Mode
Every I bit maskable interrupt request is capable of waking the MCU from stop or wait mode. To determine
whether an I bit maskable interrupts is qualied to wake-up the CPU or not, the same conditions as in
normal run mode are applied during stop or wait mode:
If the I bit in the CCR is set, all I bit maskable interrupts are masked from waking-up the MCU.
Since there are no clocks running in stop mode, only interrupts which can be asserted asynchronously can
wake-up the MCU from stop mode.
The X bit maskable interrupt request can wake up the MCU from stop or wait mode at anytime, even if the
X bit in CCR is set1.
1. The capability of the XIRQ pin to wake-up the MCU with the X bit set may not be available if, for example, the XIRQ pin is
shared with other peripheral modules on the device. Please refer to the Device section of the MCU reference manual for details.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC9S12P128J0CQKR | 16-BIT, FLASH, 1.05 MHz, MICROCONTROLLER, PQFP80 |
| MC9S12P128J0VLHR | 16-BIT, FLASH, 1.05 MHz, MICROCONTROLLER, PQFP64 |
| MC3S12P128J0CLHR | 16-BIT, MROM, 1.05 MHz, MICROCONTROLLER, PQFP64 |
| MC9S12P128J0MLH | 16-BIT, FLASH, 1.05 MHz, MICROCONTROLLER, QFP64 |
| MC9S12P128J0MFTR | 16-BIT, FLASH, 1.05 MHz, MICROCONTROLLER, QCC48 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MC3S12P128J0VLH | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12 Microcontrollers |
| MC3S12P128J0VLHR | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12 Microcontrollers |
| MC3S12P128J0VQK | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12 Microcontrollers |
| MC3S12P128J0VQKR | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12 Microcontrollers |
| MC3S12Q128CFA16 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
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