參數(shù)資料
型號(hào)： MC3S12P128J0VFTR
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 16-BIT, MROM, 1.05 MHz, MICROCONTROLLER, QCC48
封裝： 7 X 7 MM, 1 MM HEIGHT, 0.50 MM PITCH, MO-220VKKD-2, QFN-48
文件頁(yè)數(shù)： 69/566頁(yè)
文件大小： 7046K
代理商： MC3S12P128J0VFTR
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S12S Debug Module (S12SDBGV2)
S12P-Family Reference Manual, Rev. 1.13
160
Freescale Semiconductor
6.3.2.2
Debug Status Register (DBGSR)
Table 6-3. DBGC1 Field Descriptions
Field
Description
7
ARM
Arm Bit — The ARM bit controls whether the DBG module is armed. This bit can be set and cleared by user
software and is automatically cleared on completion of a debug session, or if a breakpoint is generated with
tracing not enabled. On setting this bit the state sequencer enters State1.
0 Debugger disarmed
1 Debugger armed
6
TRIG
Immediate Trigger Request Bit — This bit when written to 1 requests an immediate trigger independent of state
sequencer status. When tracing is complete a forced breakpoint may be generated depending upon DBGBRK
and BDM bit settings. This bit always reads back a 0. Writing a 0 to this bit has no effect. If the
DBGTCR_TSOURCE bit is clear no tracing is carried out. If tracing has already commenced using BEGIN trigger
alignment, it continues until the end of the tracing session as dened by the TALIGN bit, thus TRIG has no affect.
In secure mode tracing is disabled and writing to this bit cannot initiate a tracing session.
The session is ended by setting TRIG and ARM simultaneously.
0 Do not trigger until the state sequencer enters the Final State.
1 Trigger immediately
4
BDM
Background Debug Mode Enable — This bit determines if a breakpoint causes the system to enter Background
Debug Mode (BDM) or initiate a Software Interrupt (SWI). If this bit is set but the BDM is not enabled by the
ENBDM bit in the BDM module, then breakpoints default to SWI.
0 Breakpoint to Software Interrupt if BDM inactive. Otherwise no breakpoint.
1 Breakpoint to BDM, if BDM enabled. Otherwise breakpoint to SWI
3
DBGBRK
S12SDBG Breakpoint Enable Bit — The DBGBRK bit controls whether the debugger will request a breakpoint
on reaching the state sequencer Final State. If tracing is enabled, the breakpoint is generated on completion
of the tracing session. If tracing is not enabled, the breakpoint is generated immediately.
0 No Breakpoint generated
1 Breakpoint generated
1–0
COMRV
Comparator Register Visibility Bits — These bits determine which bank of comparator register is visible in the
8-byte window of the S12SDBG module address map, located between 0x0028 to 0x002F. Furthermore these
bits determine which register is visible at the address 0x0027. See Table 6-4.
Table 6-4. COMRV Encoding
COMRV
Visible Comparator
Visible Register at 0x0027
00
Comparator A
DBGSCR1
01
Comparator B
DBGSCR2
10
Comparator C
DBGSCR3
11
None
DBGMFR
Address: 0x0021
76543210
R
TBF
0
SSF2
SSF1
SSF0
W
Reset
POR
—
0
= Unimplemented or Reserved
Figure 6-4. Debug Status Register (DBGSR)
相關(guān)PDF資料
PDF描述
MC9S12P128J0CQKR 16-BIT, FLASH, 1.05 MHz, MICROCONTROLLER, PQFP80
MC9S12P128J0VLHR 16-BIT, FLASH, 1.05 MHz, MICROCONTROLLER, PQFP64
MC3S12P128J0CLHR 16-BIT, MROM, 1.05 MHz, MICROCONTROLLER, PQFP64
MC9S12P128J0MLH 16-BIT, FLASH, 1.05 MHz, MICROCONTROLLER, QFP64
MC9S12P128J0MFTR 16-BIT, FLASH, 1.05 MHz, MICROCONTROLLER, QCC48
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
MC3S12P128J0VLH 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12 Microcontrollers
MC3S12P128J0VLHR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12 Microcontrollers
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