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參數(shù)資料
| 型號： | MB8117400B-50 |
| 廠商： | Fujitsu Limited |
| 英文描述： | 4 M ×4 BITS Fast Page Mode Dynamic RAM(CMOS 4 M ×4 位快速頁面存取模式RAM) |
| 中文描述： | 4米× 4位快速頁面模式動(dòng)態(tài)RAM（的CMOS 4米× 4位快速頁面存取模式的RAM） |
| 文件頁數(shù)： | 14/28頁 |
| 文件大?。?/td> | 473K |
| 代理商： | MB8117400B-50 |
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14
MB8117400B-50/-60
WE
CAS
RAS
DESCRIPTION
To implement a read operation, a valid address is latched in by the RAS and CAS address strobes and with WE set to a High level
and OE set to a low level, the output is valid once the memory access time has elapsed. The access time is determined by RAS(t
RAC
),
CAS(t
CAC
), OE (t
OEA
) or column addresses (t
AA
) under the following conditions:
If t
RCD
> t
RCD
(max.), access time = t
CAC
.
If t
RAD
> t
RAD
(max.), access time = t
AA
.
If OE is brought Low after t
RAC
, t
CAC
, or t
AA
(whichever occurs later), access time = t
OEA
.
However, if either CAS or OE goes High, the output returns to a high-impedance state after t
OH
is satisfied.
“H” or “L” level (excluding Address and DQ)
“H” or “L” level, “H
→
L” or “L
→
H” transition (Address and DQ)
ROW ADD
VALID
DATA
HIGH-Z
t
DZC
HIGH-Z
COLUMN ADD
OE
t
CAH
A
0
to A
10
t
RC
t
RAS
t
CRP
t
RCD
t
CSH
t
RP
t
RSH
t
RAD
t
RAH
t
ASC
t
ASR
t
OH
t
RCH
t
AA
t
CAC
t
RAC
t
OFF
t
ON
t
RRH
t
CAS
t
RAL
t
CAL
t
OEL
t
RCS
t
DZO
t
OEA
t
ON
t
OED
t
OH
t
OEZ
t
CDD
Fig. 5 – READ CYCLE
DQ
(Output)
DQ
(Input)
V
OH
V
OL
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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