參數(shù)資料
型號(hào)： MB81117422A-84
廠商： Fujitsu Limited
英文描述： CMOS 2×2M ×4 Bit Synchronous Dynamic RAM(CMOS 2×2M ×4 位同步動(dòng)態(tài)RAM)
中文描述： 的CMOS 2 × 200萬(wàn)× 4位同步動(dòng)態(tài)RAM（2 × 200萬(wàn)的CMOS × 4位同步動(dòng)態(tài)RAM）的
文件頁(yè)數(shù)： 33/44頁(yè)
文件大小： 273K
代理商： MB81117422A-84
33
MB81117422A-125/-100/-84/-67
TIMING DIAGRAM - 1 : CLOCK ENABLE - READ AND WRITE SUSPEND (@ BL = 4)
Notes:
1. The latency of CKE (l
) is one clock.
2. During read mode, burst counter will not be incremented/decremented at the next clock of CSUS command.
Output remain the same data.
3. During the write mode, data at the next clock of CSUS command is ignored.
Q1
Q2
(No Change)
Q3
(No Change)
Q4
D1
Not Written
D2
Not Written
D3
D4
CLK
CKE
CLK
(Internal)
DQ
(Read)
DQ
(Write)
1
2
2
1
2
2
3
3
I
CKE
(1 clock)
I
CKE
(1 clock)
TIMING DIAGRAM - 2 : CLOCK ENABLE - POWER DOWN ENTRY AND EXIT
Notes:
1. Precharge command (PRE or PALL) should be asserted if any bank is active and in the burst mode.
2. Precharge command can be posted in conjunction with CKE when burst mode is ended at this clock.
3. The ACTV command can be latched after t
PDE
(min) + 1clock(min). It is recommended to apply NOP
command in conjunction with CKE. It is also recommended to apply minimum of 4 clocks to stabilize
external clock prior to ACTV command.
NOP
PD(NOP)
Don’t Care
NOP
ACTV
CLK
CKE
Command
1 clock
(min)
1
2
3
NOP3
t
PDE
t
REF
(max)
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PDF描述
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