(VAVDD <" />
參數(shù)資料
型號： MAX9888EWY+T
廠商： Maxim Integrated Products
文件頁數(shù)： 31/115頁
文件大小： 0K
描述： IC CODEC AUDIO FLEXSOUND 63WLP
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 2,500
系列： DirectDrive®, FLEXSOUND™
類型： D 類
輸出類型： 3 通道，帶立體聲耳機
在某負載時最大輸出功率 x 通道數(shù)量： 1.37W x 2 @ 8 歐姆; 40mW x 2 @ 16 歐姆
電源電壓： 2.8 V ~ 5.5 V
特點： 消除爆音，差分輸入，I²S，麥克風(fēng)，靜音，關(guān)機
安裝類型： 表面貼裝
供應(yīng)商設(shè)備封裝： 63-WLP
封裝/外殼： 63-WFBGA，WLCSP
包裝： 帶卷 (TR)
配用： MAX9888EVKIT+-ND - KIT EVALUATION FOR MAX9888
Stereo Audio CODEC
with FlexSound Technology
MAX9888
22
AUDIO INTERFACE TIMING CHARACTERISTICS
(VAVDD = VHPVDD = VDVDD = VDVDDS1 = VDVDDS2 = 1.65V, VSPKLVDD = VSPKRVDD = 2.8V, TA = TMIN to TMAX, unless otherwise
noted. Typical values are at TA = +25NC.) (Note 1)
Figure 1. Non-TDM Audio Interface Timing Diagrams (TDM_ = 0)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
BCLK Cycle Time
tBCLK
Slave mode
90
ns
BCLK High Time
tBCLKH
Slave mode
20
ns
BCLK Low Time
tBCLKL
Slave mode
20
ns
BCLK or LRCLK Rise and Fall Time
tR, tF
Master mode, CL = 15pF
ns
SDIN to BCLK Setup Time
tSETUP
20
ns
LRCLK to BCLK Setup Time
tSYNCSET
Slave mode
20
ns
SDIN to BCLK Hold Time
tHOLD
20
ns
LRCLK to BCLK Hold Time
tSYNCHOLD Slave mode
20
ns
Minimum Delay Time from LSB
BCLK Falling Edge to
High-Impedance State
tHIZOUT
Master mode, TDM_ = 1
42
ns
LRCLK Rising Edge to SDOUT
MSB Delay
tSYNCTX
CL = 30pF, TDM_ = 1, FSW_ = 1
50
ns
BCLK to SDOUT Delay
tCLKTX
CL = 30pF
TDM_ = 1, BCLK rising edge
50
ns
TDM_ = 0
50
Delay Time from BCLK to LRCLK
tCLKSYNC
Master
mode
TDM_ = 1
-15
+15
ns
TDM_ = 0
0.8 x
tBCLKL
Delay Time from LRCLK to BCLK
After LSB
tENDSYNC
Master
mode
TDM_ = 1, FSW_ = 1
20
ns
tR
tCLKTX
tSETUP tHOLD
tBCLK
tBCLKH
tBCLKL
MSB
LSB
BCLK
(OUTPUT)
LRCLK
(OUTPUT)
SDOUT
(OUTPUT)
SDIN
(INPUT)
BCLK
(INPUT)
LRCLK
(INPUT)
SDOUT
(OUTPUT)
SDIN
(INPUT)
MASTER MODE
tSETUP tHOLD
MSB
LSB
HI-Z
SLAVE MODE
HI-Z
MSB
tCLKSYNC
tF
tHIZOUT
tCLKTX
tSYNCSET
tHIZOUT
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