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參數(shù)資料
| 型號： | M68EC000 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 16/32 Bit Microprocesso(16/32位微處理器) |
| 中文描述： | 16/32位Microprocesso（16/32位微處理器） |
| 文件頁數(shù)： | 82/184頁 |
| 文件大?。?/td> | 1006K |
| 代理商： | M68EC000 |
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5-36
M68000 8-/16-/32-BIT MICROPROCESSORS USER'S MANUAL
MOTOROLA
is the maximum hold time for a low on R/
W
beyond the initiation of the read
cycle.
STATE 1
Entering S1, a low period of the clock, the address of the accessed device
is driven externally with an assertion delay defined by parameter #6.
STATE 2
On the rising edge of S2, a high period of the clock,
AS
is asserted. During
a read cycle,
UDS
,
LDS
, and/or
DS
is also asserted at this time. Parameter
#9 defines the assertion delay for these signals. For a write cycle, the R/
W
signal is driven low with a delay defined by parameter #20.
STATE 3
On the falling edge of the clock entering S3, the data bus is driven out of
the high-impedance state with the data being written to the accessed
device (in a write cycle). Parameter #23 specifies the data assertion delay.
In a read cycle, no signal is altered in S3.
STATE 4
Entering the high clock period of S4,
UDS
,
LDS
, and/or
DS
is asserted
(during a write cycle) on the rising edge of the clock. As in S2 for a read
cycle, parameter #9 defines the assertion delay from the rising edge of S4
for
UDS
,
LDS
, and/or
DS
. In a read cycle, no signal is altered by the
processor during S4.
Until the falling edge of the clock at the end of S4 (beginning of S5), no
response from any external device except
RESET
is acknowledged by the
processor. If either
DTACK
or
BERR
is asserted before the falling edge of
S4 and satisfies the input setup time defined by parameter #47, the
processor enters S5 and the bus cycle continues. If either
DTACK
or
BERR
is asserted but without meeting the setup time defined by parameter #47,
the processor may recognize the signal and continue the bus cycle; the
result is unpredictable. If neither
DTACK
nor
BERR
is asserted before the
next rise of clock, the bus cycle remains in S4, and wait states (complete
clock cycles) are inserted until one of the bus cycle termination is met.
STATE 5
S5 is a low period of the clock, during which the processor does not alter
any signal.
STATE 6
S6 is a high period of the clock, during which data for a read operation is
set up relative to the falling edge (entering S7). Parameter #27 defines the
minimum period by which the data must precede the falling edge. For a
write operation, the processor changes no signal during S6.
STATE 7
On the falling edge of the clock entering S7, the processor latches data
and negates
AS
and
UDS
,
LDS
, and/or
DS
during a read cycle. The hold
time for these strobes from this falling edge is specified by parameter #12.
The hold time for data relative to the negation of
AS
and
UDS
,
LDS
, and/or
DS
is specified by parameter #29. For a write cycle, only
AS
and
UDS
,
LDS
,
and/or
DS
are negated; timing parameter #12 also applies.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| M68HC16 | 16-Bit Microcontroller(16位微控制器) |
| MAC08BT1 | TRIAC 0.8 AMPERE RMS 200 thru 600 Volts |
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| MAC08DT1 | TRIAC 0.8 AMPERE RMS 200 thru 600 Volts |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| M68EM08AS/AZ60AE | 功能描述:仿真器/模擬器 EMULATION MODULE RoHS:否 制造商:Blackhawk 產(chǎn)品:System Trace Emulators 工具用于評估:C6000, C5000, C2000, OMAP, DAVINCI, SITARA, TMS470, TMS570, ARM 7/9, ARM Cortex A8/R4/M3 用于:XDS560v2 |
| M68EM08JB8E | 功能描述:仿真器/模擬器 EMULATION BOARD RoHS:否 制造商:Blackhawk 產(chǎn)品:System Trace Emulators 工具用于評估:C6000, C5000, C2000, OMAP, DAVINCI, SITARA, TMS470, TMS570, ARM 7/9, ARM Cortex A8/R4/M3 用于:XDS560v2 |
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