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參數(shù)資料
| 型號： | M38049FFLHP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 16.8 MHz, MICROCONTROLLER, PQFP64 |
| 封裝： | 10 X 10 MM, 0.50 MM PITCH, PLASTIC, LQFP-64 |
| 文件頁數(shù)： | 110/129頁 |
| 文件大小： | 1721K |
| 代理商： | M38049FFLHP |
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Rev.1.00
Oct 27, 2008
Page 81 of 128
REJ03B0266-0100
3804 Group (Spec.L)
Fig. 79 System clock generating circuit block diagram (Single-chip mode)
WIT
instruction
STP
instruction
Timing
φ (internal clock)
S
R
Q
S
R
Q
Main clock stop bit
S
R
Q
1/2
1/4
XIN
XOUT
XCOUT
XCIN
Interrupt request
Interrupt disable flag l
Reset
Port XC
switch bit
“1”
“0”
Low-speed
mode
High-speed or
middle-speed mode
Middle-speed mode
High-speed or
low-speed mode
Main clock division ratio
selection bits(1)
Main clock division ratio
selection bits(1)
Notes 1: Either high-speed, middle-speed or low-speed mode is selected by bits 7 and 6 of the CPU mode register.
When low-speed mode is selected, set port XC switch bit (b4) to “1”.
2:f(XIN)/16 is supplied as the count source to the prescaler 12 at reset, the count source before executing the STP instruction is
supplied as the count source at executing STP instruction.
3: When bit 0 of MISRG is “0”, timer 1 is set “0116” and prescaler 12 is set “FF16” automatically. When bit 0 of MISRG is “1” , set the
appropriate value to them in accordance with oscillation stabilizing time required by the using oscillator because nothing is
automatically set into timer 1 and prescaler 12.
4: Although a feed-back resistor exists on-chip, an external feed-back resistor may be needed depending on conditions.
Prescaler 12
Timer 1
Reset or
STP instruction(2)
Reset
(3)
(4)
STP
instruction
Divider
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