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參數(shù)資料
| 型號： | M37721S2BFP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, 25 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 20 MM, 0.65 MM PITCH, PLASTIC, QFP-100 |
| 文件頁數(shù)： | 209/577頁 |
| 文件大?。?/td> | 4616K |
| 代理商： | M37721S2BFP |
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7721 Group User’s Manual
13-8
DMA CONTROLLER
Bus request sampling timing
After completion of a DRAM refresh cycle
Every 1 cycle of
φ
All except the following
At the end of each block
All except the following
At the end of each block
(except the last block)
At the end of the last block
At an array state
When an instruction is
fetched into queue buffer
At a read from or a write into
memory
While CPU does not use bus
The BUS REQUEST signal is sampled at a break in bus use. Table 13.2.3 and Figure 13.2.3 shows the
timings of bus request sampling. Also, bus request sampling signals are shown in them.
Table 13.2.3 Bus request sampling timing
13.2 Block description
After completion of 1-unit transfer
After 1-unit transfer and terminate-processing (3 cycles
of
φ) etc. are performed sequentially
After completion of 1-unit transfer
s During transfer in burst transfer mode
After the last 1-unit transfer of 1 block, the subsequent
3 cycles of
φ, and a read of the first 2 bytes in the
array state of the next block are performed sequentially
s During transfer in cycle-steal transfer mode
After the last 1-unit transfer of 1 block and the
subsequent 3 cycles of
φ are performed sequentially
After 1-unit transfer and terminate-processing (3 cycles
of
φ) are performed sequentially
After a read of 2 bytes of a transfer parameter
After completion of 1 bus cycle
After completion of 1 bus cycle, or after completion of
the second bus cycle if a 16-bit data is accessed in a
unit of 8 bits (Note 2).
Every 1 cycle of
φ
Bus user
DRAM refresh
Hold
DMAC
CPU
S/R
(Note 1)
Array/
Link
(Note 1)
Notes 1: S = Single transfer mode, R = Repeat transfer mode, Array = Array chain transfer mode, Link
= Link array chain transfer mode
2: This applies when the data bus width is 8 bits or when memory is accessed starting at an odd
address.
If a DRAM refresh request or a Hold request is generated during a data transfer in the burst transfer mode,
the request is accepted at the above-mentioned bus request sampling. Another DMA request (including that
of other channels) cannot be accepted until the DMA transfer which is in progress normally terminates or
is forced into termination.
If a DRAM refresh request, a Hold request or another DMA request (including that of other channels) is
generated during a data transfer in the cycle-steal transfer mode, the bus request with the highest priority
is accepted at the above-mentioned bus request sampling. (If only several DMA requests are generated,
the request of the channel whose priority is highest is accepted.)
If any bus request is not generated at the above-mentioned bus sampling, the right to use bus is relinquished
to the CPU.
Note that no DMA request is accepted in array states.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| M37721S2BFP | 16-BIT, 25 MHz, MICROCONTROLLER, PQFP100 |
| M37733EHBFS | 16-BIT, UVPROM, 25 MHz, MICROCONTROLLER, CQCC80 |
| M37733EHBXXXFP | 16-BIT, OTPROM, 25 MHz, MICROCONTROLLER, PQFP80 |
| M37733M4BXXXFP | 16-BIT, MROM, 25 MHz, MICROCONTROLLER, PQFP80 |
| M37733S4BFP | 16-BIT, 25 MHz, MICROCONTROLLER, PQFP80 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| M37730026 | 制造商:Molex 功能描述: |
| M37733 | 制造商:MITSUBISHI 制造商全稱:Mitsubishi Electric Semiconductor 功能描述:16-BIT CMOS MICROCOMPUTER |
| M37733EHB | 制造商:MITSUBISHI 制造商全稱:Mitsubishi Electric Semiconductor 功能描述:PROM VERSION OF M37733MHBXXXFP(MICROCOMPUTERS) |
| M37733EHBFS | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:PROM VERSION OF M37733MHBXXXFP |
| M37733EHBXXXFP | 制造商:MITSUBISHI 制造商全稱:Mitsubishi Electric Semiconductor 功能描述:PROM VERSION OF M37733MHBXXXFP(MICROCOMPUTERS) |
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