- 您現(xiàn)在的位置：買(mǎi)賣(mài)IC網(wǎng) > PDF目錄370830 > M30218MA (Mitsubishi Electric Corporation) 5V High-Speed RS-232 Transceivers with 0.1uF Capacitors PDF資料下載
參數(shù)資料
| 型號(hào)： | M30218MA |
| 廠(chǎng)商： | Mitsubishi Electric Corporation |
| 元件分類(lèi)： | RS-232 |
| 英文描述： | 5V High-Speed RS-232 Transceivers with 0.1uF Capacitors |
| 中文描述： | 5V的高速RS - 232收發(fā)器與0.1uF電容 |
| 文件頁(yè)數(shù)： | 124/467頁(yè) |
| 文件大小： | 4984K |
| 代理商： | M30218MA |
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110
Serial I/O2
M
i
t
s
u
M
S
b
i
s
3
M
h
0
I
C
i
m
2
R
i
1
O
c
r
8
C
o
c
o
G
M
m
p
r
P
u
t
u
T
e
r
p
R
s
o
U
S
I
N
G
L
E
-
C
H
I
P
1
6
-
B
I
T
C
M
O
O
E
Figure 93. S
BUSY2
Input Operation (2)
Figure 92. S
BUSY2
Input Operation (1)
(2) S
BUSY2
input signal
The S
BUSY2
input is a signal requested to stop of transmission/reception from the serial transfer des-
tination.
When the internal synchronous clock is selected, input a “H” level signal into the S
BUSY2
input (or a “L”
level signal into the S
BUSY2
input) in the initial status [serial I/O initialization bit (bit 4 of address
0342
16
) = “0”]. When a “L” level signal into the S
BUSY2
( or “H” on S
BUSY2
)
input for 1.5 cycles or more
of transfer clock, transfer clocks are output from S
CLK2i (i = 1, 2)
, and transmit/receive operation is
started. When S
BUSY2
input is driven “H”
(or S
BUSY2
input is driven “L”)
during transmit/receive
operation, the transfer clock being output from S
CLK2i (i = 1, 2)
remains active until after the system
finishes sending or receiving the designated number of bits, without stopping the transmit/receive
operation immediately. The handshake unit of the 8-bit serial I/O is 8 bits, and that of the automatic
transfer serial I/O is 8 bits.
Internal clock
"1"
"0"
"H"
"L"
Tc
D
0
D
1
D
2
D
3
D
4
D
5
D
6
D
7
1.5 cycle or more
Serial operation used S
BUSY2
input
Operation mode
Transfer clock
S
BUSY2
input timing
: 8-bit serial I/O mode
: Internal synchronous clock
: Each 1-byte data
Serial transfer status flag
(bit 5 at address 0344
16
)
S
(i = 1, 2)(output)
S
OUT2
S
BUSY2
(input
)
Tc : Internal synchronous clock is selected by bits 5 to 7 of address 0348
16
"1"
"0"
"H"
"L"
Note: The last output data
D
0
D
1
D
2
D
3
D
4
D
5
D
6
D
7
Invalid
Note
Serial operation used S
BUSY2
input
Operation mode
Transfer clock
S
BUSY2
input timing
: 8-bit serial I/O mode
: External synchronous clock
: Each 1-byte data
Serial transfer status flag
(bit 5 at address 0344
16
)
S
CLK2i
(i = 1, 2)(input
)
S
OUT2
S
BUSY2
(input
)
High-impedance
High-impedance
When the external synchronous clock is selected, input a “H” level signal into the S
BUSY2
input (or a “L”
level signal into the S
BUSY2
input) in the initial status[serial I/O initialization bit (bit 4 of address 0342
16
)
= “0”]. At this time, the transfer clock become invalid. The transfer clock become valid while a “L” level
signal is input into the S
BUSY2
input (or a “H” level signal into the S
BUSY2
input) and transmit/receive
operation work.
When changing the input values into the S
BUSY2
(or S
BUSY2
) input at these operations, change them
when the transfer clock input is in a “H” state. When the high-impedance of the S
OUT2
output is
selected by the S
OUT2
pin control bit (bit 6 of address 0344
16
), the S
OUT2
becomes high-impedance,
while a “H” level signal is input into the S
BUSY2
input (or a “L” level signal into the S
BUSY2
input.)
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