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參數(shù)資料
| 型號： | M1AFS250-QNG180I |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 272/334頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 2MB FLASH 250K 180-QFN |
| 標準包裝： | 184 |
| 系列： | Fusion® |
| RAM 位總計： | 36864 |
| 輸入/輸出數(shù)： | 65 |
| 門數(shù)： | 250000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 180-WFQFN |
| 供應商設備封裝： | 180-QFN（10x10） |
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Device Architecture
2-26
Revision 4
Global Buffers with Programmable Delay
The CLKDLY macro is a pass-through clock source that does not use the PLL, but provides the ability to
delay the clock input using a programmable delay (Figure 2-21). The CLKDLY macro takes the selected
clock input and adds a user-defined delay element. This macro generates an output clock phase shift
from the input clock.
The CLKDLY macro can be driven by an INBUF macro to create a composite macro, where the I/O
macro drives the global buffer (with programmable delay) using a hardwired connection. In this case, the
I/O must be placed in one of the dedicated global I/O locations.
Many specific INBUF macros support the wide variety of single-ended and differential I/O standards
supported by the Fusion family. The available INBUF macros are described in the IGLOO, ProASIC3,
SmartFusion and Fusion Macro Library Guide.
The CLKDLY macro can be driven directly from the FPGA core.
The CLKDLY macro can also be driven from an I/O that is routed through the FPGA regular routing
fabric. In this case, users must instantiate a special macro, PLLINT, to differentiate from the hardwired
I/O connection described earlier.
The visual CLKDLY configuration in the SmartGen part of the Libero SoC and Designer tools allows the
user to select the desired amount of delay and configures the delay elements appropriately. SmartGen
also allows the user to select the input clock source. SmartGen will automatically instantiate the special
macro, PLLINT, when needed.
Figure 2-21 Fusion CCC Options: Global Buffers with Programmable Delay
PADN
PADP
Y
PAD
Y
Input LVDS/LVPECL Macro
INBUF* Macro
GLA
or
GLB
or
GLC
Clock Source
Clock Conditioning
Output
CLK
DLYGL[4:0]
GL
相關PDF資料 |
PDF描述 |
|---|---|
| AFS250-QNG180I | IC FPGA 2MB FLASH 250K 180-QFN |
| RSC50DRYN-S93 | CONN EDGECARD 100PS DIP .100 SLD |
| A40MX04-3PQ100 | IC FPGA MX SGL CHIP 6K 100-PQFP |
| A40MX04-3PQG100 | IC FPGA MX SGL CHIP 6K 100-PQFP |
| RMC50DRYN-S93 | CONN EDGECARD 100PS DIP .100 SLD |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| M1AFS250-QNG256ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
| M1AFS250-QNG256I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
| M1AFS250-QNG256PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
| M1AFS600 | 制造商:MICROSEMI 制造商全稱:Microsemi Corporation 功能描述:Fusion Family of Mixed Signal FPGAs |
| M1AFS600-1FG256 | 功能描述:IC FPGA 4MB FLASH 600K 256-FBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Fusion® 標準包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計:- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應商設備封裝:484-FPBGA（27X27） |
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