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參數(shù)資料
| 型號： | LU5X34F |
| 英文描述： | Quad Gigabit Ethernet Transceiver |
| 中文描述： | 四個千兆以太網(wǎng)收發(fā)器 |
| 文件頁數(shù)： | 12/26頁 |
| 文件大?。?/td> | 445K |
| 代理商： | LU5X34F |
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12
Lucent Technologies Inc.
LU5X34F
Quad Gigabit Ethernet Transceiver
Preliminary Data Sheet
July 2000
Input/Output Information
(continued)
Table 3d. Pinout—Channel D I/O
Name
Pin
R10
T10
U10
R10
U9
T9
U8
T8
U7
R8
R12
T13
U14
P12
R13
T14
U15
P13
R14
T15
T11
I/O
Input
Level
TTL/
CMOS
Description
TXD9
TXD8
TXD7
TXD6
TXD5
TXD4
TXD3
TXD2
TXD1
TXD0
RXD9
RXD8
RXD7
RXD6
RXD5
RXD4
RXD3
RXD2
RXD1
RXD0
TXCLKD
Channel D, Transmit Data [9:0].
Parallel input bits [9:0], one 10-bit, 8b/10b encoded
data byte, clocked-in on the rising edge of TXCLKD.
TXD0 is the LSB.
Output
TTL/
CMOS
Channel D, Receive Data [9:0].
Parallel output bits [9:0], one 10-bit data type, clocked-
out on the alternate rising edge of RXCLK0D,
RXCLK1D. RXD0 is the LSB.
Input
TTL/
CMOS
Transmit Clock (100 MHz—125 MHz).
Used to latch TXD[9:0] data into the LU5X34F.
Synchronous with REFCLK(N)
Channel D, Byte-Align Clock 0.
RXCLK0D
U12
Output
TTL/
CMOS
TTL/
CMOS
TTL/
CMOS
TTL/
CMOS
TTL/
CMOS
TTL/
CMOS
PECL
RXCLK1D
R11
Output
Channel D, Byte-Align Clock 1.
ENCDETD
M1
Input
Channel D, Enable Comma Detect.
COMDETD
U13
Output
Channel D, Byte-Aligned Comma.
EWRAPD
L3
Input
Channel D, Loopback at Serial I/O.
LCKREFND
N1
Input
Channel D, Lock Receiver to Clock.
HDINDP
HDINDN
HDOUTDP
HDOUTDN
LDSTD
N15, P16
Input
Channel D, Differential Serial Inputs.
R16, P15
Output
PECL
Channel D, Differential Serial Outputs.
M2
Input
TTL/
CMOS
Channel D, Load Test[5:1] Inputs.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| LU5X34F | Quad Gigabit Ethernet Transceiver(千兆位以太網(wǎng)四收發(fā)器) |
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參數(shù)描述 |
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