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參數(shù)資料
| 型號： | LSIFC929X |
| 英文描述： | LSIFC929X dual channel fibre solutions |
| 中文描述： | LSIFC929X雙通道光纖解決方案 |
| 文件頁數(shù)： | 67/144頁 |
| 文件大小： | 1496K |
| 代理商： | LSIFC929X |
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PCI Configuration Registers
5-11
SERR
SERR/ Enable (Read/Write)
This bit enables the SERR/ driver. SERR/ is disabled
when this bit is clear. The default value of this bit is zero.
This bit and bit 6 must be set to report address parity
errors.
8
R
Reserved (Read/Write)
Reserved for future use.
7
EPER
Enable Parity Error Response (Read/Write)
This bit allows the LSIFC909 to detect parity errors on
the PCI bus and report these errors to the system. Only
data parity checking is enabled. The LSIFC909 always
generates parity for the PCI bus.
6
R
Reserved (Read/Write)
Reserved for future use.
5
WIM
Write and Invalidate Mode (Read/Write)
This bit, when set, will cause Memory Write and
Invalidate cycles to be issued on the PCI bus after certain
conditions have been met. For more information on these
conditions, refer to
Section 5.3.3, “Memory Write and
Invalidate Command.”
4
R
Reserved (Read/Write)
Reserved for future use.
3
EBM
Enable Bus Mastering (Read/Write)
This bit controls the LSIFC909 ability to act as a master
on the PCI bus. A value of zero disables the device from
generating PCI bus master accesses. A value of one
allows the LSIFC909 to behave as a bus master.
2
EMS
Enable Memory Space (Read/Write)
This bit controls the LSIFC909 response to Memory
Space accesses. A value of zero disables the device
response. A value of one allows the LSIFC909 to
respond to Memory Space accesses at the address
specified by Base Address One.
1
EIOS
Enable I/O Space (Read Only)
This bit controls the LSIFC909 response to I/O space
accesses. A value of zero disables the response. A value
of one allows the LSIFC909 to respond to I/O space
accesses at the address specified in Base Address Zero.
0
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