參數(shù)資料
型號： LPC47M112-MW
廠商： STANDARD MICROSYSTEMS CORP
元件分類： 外設(shè)及接口
英文描述： ENHANCED SUPER I/O CONTROLLER WITH LPC INTERFACE
中文描述： MULTIFUNCTION PERIPHERAL, PQFP100
封裝： 14 X 20 MM, ROHS COMPLIANT, QFP-100
文件頁數(shù)： 117/228頁
文件大?。?/td> 1269K
代理商： LPC47M112-MW
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0x61 in Logical Device A. The PME status bits for the GPIOs are cleared on a write of ‘1’. In addition, the
LPC47M192 provides 19 GPIOs that can directly generate an SMI. See the table in the next section.
7.12.5 GPIO PME AND SMI FUNCTIONALITY
The following GPIOs are dedicated wakeup GPIOs with a status and enable bit in the PME status and enable
registers:
GP10-GP17
GP20-GP22, GP24-GP27
GP30-GP33
GP41, GP43
GP50-GP57
GP60, GP61
The following PME status and enable registers for these GPIOs:
PME_STS2 and PME_EN2 for GP10-GP17
PME_STS3 and PME_EN3 for GP20-GP22, GP24-GP27
PME_STS4 and PME_EN4 for GP30-GP33, GP41, GP43, GP60 and GP61
PME_STS5 and PME_EN5 for GP50-GP57
The following GPIOs can directly generate an SMI and have a status and enable bit in the SMI status and enable
registers.
GP20-GP22, GP24-GP26
GP30-GP33
GP41, GP42, GP43
GP54-GP57
GP60, GP61
The following SMI status and enable registers for these GPIOs:
SMI_STS3 and SMI_EN3 for GP20-GP22, GP24-GP26 and GP60
SMI_STS4 and SMI_EN4 for GP30-GP33, GP41, GP42, GP43 and GP61
SMI_STS5 and SMI_EN5 for GP54-GP57, FAN_TACH1 and FAN_TACH2.
The following GPIOs have “either edge triggered interrupt” (EETI) input capability. These GPIOs can generate a
PME and an SMI on both a high-to-low and a low-to-high edge on the GPIO pin. These GPIOs have a status bit in
the MSC_STS status register that is set on both edges. The corresponding bits in the PME and SMI status registers
are also set on both edges.
GP21, GP22
GP41, GP43
GP60, GP61
The following table summarizes the PME and SMI functionality for each GPIO. It also shows the Either Edge
Triggered Interrupt (EETI) input capability for the GPIOs and the power source for the buffer on the I/O pads.
GPIO
PME
SMI
GP10-GP17
Yes
No
GP20-GP22, GP24-GP26
Yes
Yes
GP27
Yes
nIO_SMI
GP30, GP31
Yes
Yes
GP32, GP33
Yes
Yes
GP34
No
Yes
GP35
No
No
GP36, GP37
No
No
GP40
No
No
GP41
Yes
Yes
GP42
nIO_PME
Yes
GP43
Yes
Yes
GP50-GP52
Yes
No
GP53
Yes
No
GP54-GP57
Yes
Yes
GP60, GP61
Yes
Yes
Note 1:
GP35 and GP53 have the IRTX function and their output buffers are powered by VTR so that the
pins are always forced low when not used.
SMSC DS – LPC47M192
Page 117
Rev. 03/30/05
DATASHEET
EETI
No
Buffer Power
VCC
VCC
VCC
VCC
VCC
VCC
VTR
VCC
VCC
VCC
VTR
VCC
VCC
VTR
VCC
VTR
Notes
4
4
4
4
5
1
2
2
4
4, 6
4
1, 5
4
3, 4
GP21, GP22
No
No
No
No
No
No
No
Yes
No
Yes
No
No
No
Yes
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