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參數(shù)資料
| 型號： | LFXP20E-5FN484C |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 303/397頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 19.7KLUTS 340I/O 484-BGA |
| 標準包裝： | 60 |
| 系列： | XP |
| 邏輯元件/單元數(shù)： | 20000 |
| RAM 位總計： | 405504 |
| 輸入/輸出數(shù)： | 340 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FPBGA（23x23） |
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Board Timing Guidelines
Lattice Semiconductor
for the DDR SDRAM Controller IP Core
17-11
Clock path clk to ddr_dq_31:
Name
Fanout
Delay (ns)
Site
Resource
IN_DEL
---
0.576
AB4.PAD to
AB4.INCK clk
ROUTE
1
0.507
AB4.INCK to
LLHPPLL.CLKIN clk_c
NCLK_DEL
---
0.231
LLHPPLL.CLKIN to
LLHPPLL.NCLK U2_ddr_pll_orca/ddr_pll_0_0
ROUTE
136
1.830
LLHPPLL.NCLK to
C25.SC pll_nclk
--------
3.144
(25.7% logic, 74.3% route), 2 logic levels.
Feedback path:
Name
Fanout
Delay (ns)
Site
Resource
NCLK_DEL
---
0.231
LLHPPLL.CLKIN to
LLHPPLL.NCLK U2_ddr_pll_orca/ddr_pll_0_0
ROUTE
136
1.674
LLHPPLL.NCLK to
LLHPPLL.FB pll_nclk
--------
1.905
(12.1% logic, 87.9% route), 1 logic levels.
Report: There is no minimum offset greater than zero for this preference.
From the Set-up Report below, which was run for MAX conditions:
tDDR_CLK (max) = 5.741 - 3.271 = 2.47 ns
===========================================================================
Preference: CLOCK_TO_OUT PORT “ddr_cas_n” MAX 5.500000 ns CLKPORT “clk” CLKOUT PORT “ddr_clk”
;
1 item scored, 0 timing errors detected.
---------------------------------------------------------------------------------------------
------------------------------------
Passed:
The following path meets requirements by 3.182ns
Logical Details:
Cell type
Pin type
Cell name
(clock net +/-)
Source:
Unknown
Q
U1_ddrct_np_o4_1_008/U1_cmdexe/ddr_cas_nZ0
(from
ddr_clk_c -)
Destination:
Port
Pad
ddr_cas_n
Data Path Delay:
1.713ns
(100.0% logic, 0.0% route), 1 logic levels.
Clock Path Delay:
6.346ns
(28.6% logic, 71.4% route), 2 logic levels.
Constraint Details:
6.346ns delay clk to ddr_cas_n less
3.271ns feedback compensation
1.713ns delay ddr_cas_n to ddr_cas_n less
2.470ns delay clk to ddr_clk (totaling 2.318ns) meets
5.500ns offset clk to ddr_cas_n by 3.182ns
Physical Path Details:
Clock path clk to ddr_cas_n:
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