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參數(shù)資料
| 型號(hào)： | LFXP20E-5FN484C |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁(yè)數(shù)： | 281/397頁(yè) |
| 文件大小： | 0K |
| 描述： | IC FPGA 19.7KLUTS 340I/O 484-BGA |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 系列： | XP |
| 邏輯元件/單元數(shù)： | 20000 |
| RAM 位總計(jì)： | 405504 |
| 輸入/輸出數(shù)： | 340 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應(yīng)商設(shè)備封裝： | 484-FPBGA（23x23） |
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Lattice Semiconductor FPGA
Lattice Semiconductor
Successful Place and Route
16-7
Figure 16-5. Trace Report for Multicycle Clock Domains Example
In Figure 16-5, notice how the path is described in terms of “Logical Details.”
This section shows both the source and destination registers using their unmapped names from the EDIF (Elec-
tronic Data Interchange Format) file. This is a feature that allows the user to recognize the type of logic being ana-
lyzed.
Based on the declared frequencies for both clocks, we already know the following:
CLKA period = 9.6 ns.
CLKB period = 15.15 ns.
================================================================================
Preference: MULTICYCLE "M2" START CLKNET "CLKA"
END CLKNET "CLKB"
2.000000 X ;
40 items scored, 0 timing errors detected.
--------------------------------------------------------------------------------
WARNING - trce: Clock skew between net 'CLKA' and net 'CLKB' not
computed: nets may not be related
--------------------------------------------------------------------------------
Passed:
The following path meets requirements by 27.945ns
Logical Details:
Cell type
Pin type
Cell name
(clock net +/-)
Source:
FF
Q
v_fifo_bank_1_stfifo0_wr_count_2
(from CLKA +)
Destination:
FF
Data in
v_fifo_bank_1_stfifo0_wr_count_r_2
(to CLKB +)
Delay:
2.456ns
(37.3% logic, 62.7% route), 1 logic levels.
Constraint Details:
2.456ns physical path delay PFU_155 to PFU_156 meets
30.302ns delay constraint less
-0.099ns DIN_SET requirement (totaling 30.401ns) by 27.945ns
Physical Path Details:
Name
Fanout
Delay (ns)
Site
Resource
REG_DEL
---
0.917
R22C16.CLK0 to
R22C16.Q2 PFU_155 (from CLKA)
ROUTE
1
1.539
R22C16.Q2 to
R23C17.DIN2 v_fifo_bank_1_stfifo0_wr_countZ0Z_2 (to CLKB)
--------
2.456
(37.3% logic, 62.7% route), 1 logic levels.
Clock Skew Details:
Source Clock Path:
Name
Fanout
Delay (ns)
Site
Resource
IN_DEL
---
1.192
AM17.PAD to
AM17.INDD ip_CLKA
ROUTE
1
2.989
AM17.INDD to
LLPPLL.CLKIN ip_CLKA_c
MCLK_DEL
---
0.424
LLPPLL.CLKIN to
LLPPLL.MCLK v_io_ppl3_tx4_1_mtppll_rsp_rsppll_0_0
ROUTE
177
3.094
LLPPLL.MCLK to
R22C16.CLK0 CLKA
--------
7.699
(21.0% logic, 79.0% route), 2 logic levels.
Destination Clock Path:
Name
Fanout
Delay (ns)
Site
Resource
IN_DEL
---
1.192
C17.PAD to
C17.INDD ip_CLKB
ROUTE
1
3.091
C17.INDD to
ULPPLL.CLKIN ip_CLKB_c
MCLK_DEL
---
0.424
ULPPLL.CLKIN to
ULPPLL.MCLK v_io_ppl3_tx4_1_mtppll_mac_macpll_0_0
ROUTE
263
3.182
ULPPLL.MCLK to
R23C17.CLK0 CLKB
--------
7.889
(20.5% logic, 79.5% route), 2 logic levels.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| LFXP20C-5FN484C | IC FPGA 19.7KLUTS 340I/O 484-BGA |
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參數(shù)描述 |
|---|---|
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