- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄4567 > LFXP20E-5FN484C (Lattice Semiconductor Corporation)IC FPGA 19.7KLUTS 340I/O 484-BGA PDF資料下載
參數(shù)資料
| 型號： | LFXP20E-5FN484C |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 294/397頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 19.7KLUTS 340I/O 484-BGA |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 系列： | XP |
| 邏輯元件/單元數(shù)： | 20000 |
| RAM 位總計(jì)： | 405504 |
| 輸入/輸出數(shù)： | 340 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應(yīng)商設(shè)備封裝： | 484-FPBGA（23x23） |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁第276頁第277頁第278頁第279頁第280頁第281頁第282頁第283頁第284頁第285頁第286頁第287頁第288頁第289頁第290頁第291頁第292頁第293頁當(dāng)前第294頁第295頁第296頁第297頁第298頁第299頁第300頁第301頁第302頁第303頁第304頁第305頁第306頁第307頁第308頁第309頁第310頁第311頁第312頁第313頁第314頁第315頁第316頁第317頁第318頁第319頁第320頁第321頁第322頁第323頁第324頁第325頁第326頁第327頁第328頁第329頁第330頁第331頁第332頁第333頁第334頁第335頁第336頁第337頁第338頁第339頁第340頁第341頁第342頁第343頁第344頁第345頁第346頁第347頁第348頁第349頁第350頁第351頁第352頁第353頁第354頁第355頁第356頁第357頁第358頁第359頁第360頁第361頁第362頁第363頁第364頁第365頁第366頁第367頁第368頁第369頁第370頁第371頁第372頁第373頁第374頁第375頁第376頁第377頁第378頁第379頁第380頁第381頁第382頁第383頁第384頁第385頁第386頁第387頁第388頁第389頁第390頁第391頁第392頁第393頁第394頁第395頁第396頁第397頁
Board Timing Guidelines
Lattice Semiconductor
for the DDR SDRAM Controller IP Core
17-3
Table 17-1. Read Operation Timing Arcs
Set-up Time Calculation for the Data Input (Max. Case)
The DDR Controller IP core uses the positive edge of pll_nclk to latch in the data.
Table 17-1 timing arcs are used to calculate the following:
Max. delay of clock to ddr_dq_in flops = tFPGA_CLK (max) + (tCK * 1/2) - tSKEW - tFDS
Max. delay of DDR read data to ddr_dq_in flops = tDDR_CLK (max) + tBDC + tAC (max) + tBDD + tPD
To meet set-up time at ddr_dq_in flops, Clock Delay - Data Delay > 0
Therefore:
tFPGA_CLK (max) + (tCK * 1/2) - tSKEW - tFDS - tDDR_CLK (max) - tBDC - tAC (max) - tBDD - tPD > 0
Isolating the board delays, we get:
(tBDD + tBDC) < tFPGA_CLK (max) + (tCK * 1/2) - tSKEW - tFDS - tDDR_CLK (max) - tAC (max) - tPD
(tBDD + tBDC) < 3.75 - 0.3 - 3.195 - 2.47 + 2.935 - 0.75 - 0.0
(tBDD + tBDC) < -0.03 ns
Hold Time Calculation for the Data Input (Min. Case)
As shown in Figure 17-2, the min data is available at DDR output pins after tAC (min) time from the rising edge of
ddr_clk
. Since tAC (min) is generally a negative number, data appears before the rising edge. This data will incur
board delay (tBDD) and propagation delay from FPGA input pad to the flip-flop input pin (tPD).
Min. Delay of DDR read Data = tDDR_CLK (min) + tBDC + tAC (min) + tBDD + tPD
Symbol
Description
Example:
DDR-NP on ORCA 4
tCK
Clock period of ddr_clk
7.5ns
tDDR_CLK (max)
Delay from the CLK input of the FPGA to the ddr_clk pad including Feedback
compensation (Clock Path Delay - Feedback Path).
2.471
tDDR_CLK (min)
Delay from the CLK input of the FPGA to the ddr_clk pad including Feedback
compensation (Clock Path Delay - Feedback Path).
1.1381
tBDC
Board delay of ddr_clk from FPGA to DDR SDRAM.
—
tAC(MAX)
Time from the rising edge of ddr_clk after which the data is available at DDR
output pins (max.).
0.75ns
tAC(MIN)
Time from the rising edge of ddr_clk after which the data is available at DDR
output pins (min.).
-0.75ns
tBDD
Board delay from DDR SDRAM data pad to the FPGA ddr_dq pad.
—
tPD
Propagation delay from FPGA input pad to the ddr_dq_in flip-flop input pin (Data
Path Delay).
0.0ns1
tFDS
Set-up time required by the ddr_dq_in flip-flop (INREG_SET).
3.195ns1
tFDH
Hold time required by the ddr_dq_in flip-flop (INREG_HLD).
-1.609ns1
tSKEW
Skew of the PLL.
0.3ns
tFPGA_CLK (max)
Delay from the CLK input of the FPGA to the ddr_dq_in flip-flop clock input includ-
ing feedback compensation (Clock Out Path Delay - Feedback Path).
2.935ns1
tFPGA_CLK (min)
Delay from the CLK input of the FPGA to the ddr_dq_in flip-flop clock input includ-
ing feedback compensation (Clock Out Path Delay - Feedback Path).
1.239ns1
1. tFPGA_CLK, tDDR_CLK, tPD and tFDS can be easily obtained from the PNR time reports.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| LFXP20C-5FN484C | IC FPGA 19.7KLUTS 340I/O 484-BGA |
| LFXP20C-5F484C | IC FPGA 19.7KLUTS 340I/O 484-BGA |
| LFEC33E-3FN672C | IC FPGA 32.8KLUTS 672FPBGA |
| LFECP33E-3FN484C | IC FPGA 32.8KLUTS 360I/O 484-BGA |
| RGM43DTMS | CONN EDGECARD 86POS R/A .156 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| LFXP217E5CF484C | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeXP2 Family Data Sheet |
| LFXP217E5CF484I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeXP2 Family Data Sheet |
| LFXP217E5CF672C | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeXP2 Family Data Sheet |
| LFXP217E5CF672I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeXP2 Family Data Sheet |
| LFXP217E5CFN484C | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeXP2 Family Data Sheet |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。