參數(shù)資料
型號(hào)： LFX125EB-04F256I
廠商： Lattice Semiconductor Corporation
文件頁(yè)數(shù)： 73/119頁(yè)
文件大小： 0K
描述： IC FPGA 139K GATES 256-BGA
標(biāo)準(zhǔn)包裝： 90
系列： ispXPGA®
邏輯元件/單元數(shù)： 1936
RAM 位總計(jì)： 94208
輸入/輸出數(shù)： 160
門數(shù)： 139000
電源電壓： 2.3 V ~ 3.6 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 105°C
封裝/外殼： 256-BGA
供應(yīng)商設(shè)備封裝： 256-FPBGA（17x17）
其它名稱： 220-1238
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Lattice Semiconductor
ispXPGA Family Data Sheet
53
REFCLK and SS_CLKIN Timing
Serializer Timing
2
Deserializer Timing
Symbol
Description
Mode
Condition
Min
Max
Unit
tDREFCLK
Frequency Deviation Between TX REFCLK and
CDRX REFCLK on One Link
8B10B/
10B12B
-100
100
ppm
tJPPREFCLK
REFCLK, SS_CLKIN Peak-to-Peak Period Jitter
All
Random Jitter
0.01
UIPP
tPWREFCLK
REFCLK, SS_CLKIN Pulse Width, (80% to 80% or
20% to 20%).
All
40-100MHz
2
ns
100-200MHz
1
tRFREFCLK
REFCLK, SS_CLKIN Rise/Fall Time (20% to 80% or
80% to 20%)
All
2
ns
Symbol
Description
Mode
Condition
Min
Max
Unit
tJPPSOUT
SOUT Peak-to-Peak Output Data Jitter
All
fCLK with no jitter
0.25
UIPP
tJPP8B10B
SOUT Peak-to-Peak Random Jitter
8B10B
800 Mbps w/K28.7-
130
ps
SOUT Peak-to-Peak Deterministic Jitter
8B10B
800 Mbps w/K28.5+
160
ps
tRFSOUT
SOUT Output Data Rise/Fall Time (20%,
80%)
LVDS
700
ps
tCOSOUT
REFCLK to SOUT Delay
SS/8B10B
2Bt
1 + 2
2Bt
1 +10
ns
10B12B
1Bt
1 + 2
1Bt
1 +10
ns
tSKTX
Skew of SOUT with Respect to
SS_CLKOUT
SS
300
ps
tCKOSOUT
SS_CLKOUT to bit0 of SOUT
SS
2Bt
1 - tSKTX 2Bt1 + tSKTX
ns
tHSITXDDATAS TXD Data Setup Time
All
Note 3
1.5
ns
tHSITXDDATAH TXD Data Hold Time
All
Note 3
1.0
ns
1. Bt: Bit Time Period. High Speed Serial Bit Time.
2. The SIN and SOUT jitter specifications listed above are under the condition that the clock tree that drives the REFCLK to sysHSI Block is in
sysCLOCK PLL BYPASS mode.
3. Internal timing for reference only.
Symbol
Description
Mode
Conditions
Min
Max
Units
fDSIN
SIN Frequency Deviation from REFCLK
8B10B/
10B12B
-100
100
ppm
eoSIN
SIN Eye Opening Tolerance
All
Notes 1, 2
0.45
UIPP
ber
Bit Error Rate
All
10
-12
Bits
tHSIOUTVALIDPRE
RXD, SYDT Valid Time Before RECCLK Fall-
ing Edge
All
Note 3
tRCP/2 - 0.7
ns
tHSIOUTVALIDPOST
RXD, SYDT Valid Time
After RECCLK Falling Edge
All
Note 3
tRCP/2 - 0.7
ns
tDSIN
Bit 0 of SIN Delay to RXD Valid at RECCLK
Falling edge
All
1.5 tRCP +
4.5Bt + 3
1.5 tRCP +
4.5Bt + 15
ns
1. Eye opening based on jitter frequency of 100KHz.
2. Lower frequency operation assumes maximum eye closure of 800ps.
3. Internal timing for reference only.
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DEVICES
DISCONTINUED
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