參數(shù)資料
型號： LFX125EB-04F256I
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 59/119頁
文件大?。?/td> 0K
描述： IC FPGA 139K GATES 256-BGA
標(biāo)準(zhǔn)包裝： 90
系列： ispXPGA®
邏輯元件/單元數(shù)： 1936
RAM 位總計： 94208
輸入/輸出數(shù)： 160
門數(shù)： 139000
電源電壓： 2.3 V ~ 3.6 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 105°C
封裝/外殼： 256-BGA
供應(yīng)商設(shè)備封裝： 256-FPBGA（17x17）
其它名稱： 220-1238
Lattice Semiconductor
ispXPGA Family Data Sheet
40
ispXPGA 500B/C & ispXPGA 500EB/EC PFU Timing Parameters
Over Recommended Operating Conditions
Parameter
Description
-5
1
-4
-3
Units
Min.
Max.
Min.
Max.
Min.
Max.
Functional Delays
LUTs
tLUT4
4-Input LUT Delay
—
0.41
—
0.44
—
0.51
ns
tLUT5
5-Input LUT Delay
—
0.73
—
0.79
—
0.91
ns
tLUT6
6-Input LUT Delay
—
0.86
—
0.93
—
1.07
ns
Shift Register (LUT)
tLSR_S
Shift Register Setup Time
-0.64
—
-0.62
—
-0.53
—
ns
tLSR_H
Shift Register Hold Time
0.61
—
0.63
—
0.72
—
ns
tLSR_CO
Shift Register Clock to Output Delay
—
0.70
—
0.75
—
0.86
ns
Arithmetic Functions
tLCTHRUR
MC (Macro Cell) Carry In to MC Carry Out Delay (Ripple)
—
0.08
—
0.09
—
0.10
ns
tLCTHRUL
2
MC Carry In to MC Carry Out Delay (Look Ahead)
—
0.05
—
0.05
—
0.06
ns
tLSTHRU
MC Sum In to MC Sum Out Delay
—
0.42
—
0.45
—
0.52
ns
tLSINCOUT
MC Sum In to MC Carry Out Delay
—
0.29
—
0.31
—
0.36
ns
tLCINSOUTR
MC Carry In to MC Sum Out Delay (Ripple)
—
0.36
—
0.39
—
0.45
ns
tLCINSOUTL
MC Carry In to MC Sum Out Delay (Look Ahead)
—
0.26
—
0.28
—
0.32
ns
Feed-thru
tLFT
PFU Feed-Thru Delay
—
0.15
—
0.16
—
0.18
ns
Distributed RAM
tLRAM_CO
Clock to RAM Output
—
1.24
—
1.33
—
1.53
ns
tLRAMAD_S
Address Setup Time
-0.41
—
-0.40
—
-0.34
—
ns
tLRAMD_S
Data Setup Time
0.21
—
0.22
—
0.25
—
ns
tLRAMWE_S
Write Enable Setup Time
0.45
—
0.46
—
0.53
—
ns
tLRAMAD_H
Address Hold Time
0.58
—
0.60
—
0.69
—
ns
tLRAMD_H
Data Hold Time
0.11
—
0.11
—
0.13
—
ns
tLRAMWE_H
Write Enable Hold Time
0.12
—
0.12
—
0.14
—
ns
tLRAMCPW
Clock Pulse Width (High or Low)
2.91
—
3.00
—
3.45
—
ns
tLRAMADO
Address to Output Delay
—
0.86
—
0.93
—
1.07
ns
Register/Latch Delays
Registers
tL_CO
Register Clock to Output Delay
—
0.58
—
0.62
—
0.71
ns
tL_S
Register Setup Time (Data before Clock)
0.14
—
0.14
—
0.16
—
ns
tL_H
Register Hold Time (Data after Clock)
-0.12
—
-0.12
—
-0.10
—
ns
tLCE_S
Register Clock Enable Setup Time
-0.11
—
-0.11
—
-0.09
—
ns
tLCE_H
Register Clock Enable Hold Time
0.11
—
0.11
—
0.13
—
ns
Latches
tL_GO
Latch Gate to Output Delay
—
0.09
—
0.10
—
0.12
ns
tLL_S
Latch Setup Time
0.14
—
0.14
—
0.16
—
ns
tLL_H
Latch Hold Time
-0.12
—
-0.12
—
-0.10
—
ns
tLLPD
Latch Propagation Delay (Transparent Mode)
—
0.09
—
0.10
—
0.12
ns
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