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參數(shù)資料
| 型號： | LC07410LG |
| 元件分類： | 消費家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PBGA40 |
| 封裝： | 4.40 X 3.60 MM, FLGA-40 |
| 文件頁數(shù)： | 19/36頁 |
| 文件大?。?/td> | 367K |
| 代理商： | LC07410LG |
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LC07410LG
No.A1345-26/36
PLL Block Diagram
1/4
1/2
MCLKIN
DIV1
24MHz
12MHz
or
13.5MHz
27MHz
DIV2
PLL
PLL_DIV2
PLL_DIV1
DIV3
EXT
PLL
1/8 (32fs)
1/4 (64fs)
FBCLK
PLL_PDX
1/256
ADF_MASTER
CODEC
SEl_MCLKO
MCKOUT
LRCK
BCLK
PLL_FCK1[2:0]
H
L
ADRS
Bit
Name
Init
Description
0Dh
[2]
FBCLK
0b
Sets the BCLK frequency
0: 64fs 1: 32fs
0Eh
[4]
ADF_MASTER
0b
Sets the BCLK, LRCK master/slave
0: slave 1: master
16h
[5:4]
SEL_MCLKO
00b
MCLKO output selection
00: “L” 10: “H”
01/11: MCLKIN[PLL_PDX = 0] or PLL output [PLL_PDX = 1]
16h
17h
[0]
[7:0]
PLL_DIV1
07Dh
Sets the basis clock frequency ratio (DIV1)
000h: Prohibition 001h: 1/1 to 1FFh: 1/511 default: 07Dh(125)
18h
19h
[0]
[7:0]
PLL_DIV2
080h
Sets the VCO output frequency ratio (DIV2)
000h: Prohibition 001h: 1/1 to 1FFh: 1/511 default: 080h(128)
[1:0]
PLL_DIV3
00b
Sets the MCLK output frequency ratio (DIV3)
00: 1/1 01: 1/2 10: 1/4 11: 1/4
1Ah
[5:4]
PLL_FCKI
00b
Sets the MCLKIN input frequency ratio
00: 1/1 01: 1/2 10: 1/4 11: 1/4
Frequency Ratio Setting Example
DIV1 input = 12MHz
DIV1 input = 13.5MHz
Target frequency
Frequency Ratio Value
fs(kHz)
256fs(MHz)
DIV1
DIV2
DIV3
DIV1
DIV2
DIV3
48
12.288
125
128
1
245
223
1
44.1
11.29
304
286
1
171
143
1
32
8.192
271
185
1
206
125
1
24
6.144
125
128
2
245
223
2
22.05
5.6448
304
286
2
171
143
2
16
4.096
271
185
2
206
125
2
12
3.072
125
128
4
245
223
4
11.025
2.8224
304
286
4
171
143
4
8
2.048
271
185
4
206
125
4
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| LC07410LG | SPECIALTY CONSUMER CIRCUIT, PBGA40 |
| LC074146LP | 1 CHANNEL, AUDIO/VIDEO AMPLIFIER, QCC40 |
| LC074146LP | 1 CHANNEL, AUDIO/VIDEO AMPLIFIER, QCC40 |
| LC19001A010 | SPECIALTY CONSUMER CIRCUIT, PQFP80 |
| LC403--CDC | SPECIALTY CONSUMER CIRCUIT, PDIP16 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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