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參數(shù)資料
| 型號(hào)： | IDT82V3288BCG |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | WAN PLL |
| 中文描述： | SPECIALTY TELECOM CIRCUIT, PBGA208 |
| 封裝： | GREEN, PLASTIC, CABGA-208 |
| 文件頁(yè)數(shù)： | 44/170頁(yè) |
| 文件大?。?/td> | 1053K |
| 代理商： | IDT82V3288BCG |
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IDT82V3288
WAN PLL
Functional Description
44
June 22, 2006
Figure 11. 0.5 UI Late Frame Sync Input Signal Timing
Figure 12. 1 UI Late Frame Sync Input Signal Timing
T0 selected
input clock
Output clocks
Selected frame
sync input signal
Frame sync
output signals
T0 selected
input clock
Output clocks
Selected frame
sync input signal
Frame sync
output signals
Table 29: Related Bit / Register in Chapter 3.13
Bit
Register
Address (Hex)
OUT6_PECL_LVDS
OUT7_PECL_LVDS
OUTn_PATH_SEL[3:0] (1
≤
n
≤
7)
OUTn_DIVIDER[3:0] (1
≤
n
≤
7)
OUT8_PATH_SEL
400HZ_SEL
AMI_OUT_DUTY
T4_INPUT_FAIL
1
OUT8_EN
OUT9_PATH_SEL
OUT9_EN
T4_INPUT_FAIL
2
IN_SONET_SDH
AUTO_EXT_SYNC_EN
EXT_SYNC_EN
OUTn_INV (1
≤
n
≤
7 or n = 9)
8K_EN
2K_EN
8K_INV
2K_INV
8K_PUL
2K_PUL
2K_8K_PUL_POSITION
SYNC_BYPASS
SYNC_MON_LIMT[2:0]
SYNC_PHn[1:0] (n = 1, 2 or 3)
EX_SYNC_ALARM_MON
EX_SYNC_ALARM
1
EX_SYNC_ALARM
2
DIFFERENTIAL_IN_OUT_OSCI_CNFG
0A
OUT1_FREQ_CNFG ~ OUT7_FREQ_CNFG
6B ~ 71
OUT8_FREQ_CNFG
72
OUT9_FREQ_CNFG
73
INPUT_MODE_CNFG
09
OUT9_FREQ_CNFG, OUT8_FREQ_CNFG
73, 72
FR_MFR_SYNC_CNFG
74
SYNC_MONITOR_CNFG
7C
SYNC_PHASE_CNFG
OPERATING_STS
INTERRUPTS3_STS
7D
52
0F
INTERRUPTS3_ENABLE_CNFG
12
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