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參數(shù)資料
| 型號： | IDT79RC32K438-300BB |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 8/59頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU 32BIT CORE 300MHZ 416-BGA |
| 標準包裝： | 40 |
| 系列： | Interprise™ |
| 處理器類型： | MIPS32 32-位 |
| 速度： | 300MHz |
| 電壓： | 1.3V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 416-BGA |
| 供應商設備封裝： | 416-PBGA（27x27） |
| 包裝： | 托盤 |
| 其它名稱： | 79RC32K438-300BB |
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May 25, 2004
IDT 79RC32438
MDATA[7]
Boot Device Width. This field specifies the width of the boot device (i.e., Device 0).
0x0 - 8-bit boot device width
0x1 - 16-bit boot device width
MDATA[8]
Reset Mode. This bit specifies the length of time the RSTN signal is driven.
0x0 - Normal reset: RSTN driven for minimum of 4096 clock cycles
0x1 - reserved
MDATA[11:9]
PCI Mode. This bit controls the operating mode of the PCI bus interface. The initial
value of the EN bit in the PCIC register is determined by the PCI mode.
0x0 - Disabled (EN initial value is zero)
0x1 - PCI satellite mode with PCI target not ready (EN initial value is one)
0x2 - PCI satellite mode with suspended CPU execution (EN initial value is one)
0x3 - PCI host mode with external arbiter (EN initial value is zero)
0x4 - PCI host mode with internal arbiter using fixed priority arbitration algorithm
(EN initial value is zero)
0x5 - PCI host mode with internal arbiter using round robin arbitration algorithm
(EN initial value is zero)
0x6 - reserved
0x7 - reserved
MDATA[12]
Disable Watchdog Timer. When this bit is set, the watchdog timer is disabled follow-
ing a cold reset.
0x0 - Watchdog timer enabled
0x1 - Watchdog timer disabled
MDATA[15:13]
Reserved. These pins must be driven low during boot configuration.
Signal
Name/Description
Table 3 Boot Configuration Encoding (Part 2 of 2)
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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| IDT79RC32T332-133DHI | 功能描述:IC MPU 32BIT CORE 133MHZ 208-QFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微處理器 系列:Interprise™ 標準包裝:2 系列:MPC8xx 處理器類型:32-位 MPC8xx PowerQUICC 特點:- 速度:133MHz 電壓:3.3V 安裝類型:表面貼裝 封裝/外殼:357-BBGA 供應商設備封裝:357-PBGA（25x25） 包裝:托盤 |
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