參數(shù)資料
型號： IDT72T54262L5BBI
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： DRAM
英文描述： 2.5V QUAD/DUAL TeraSync⑩ DDR/SDR FIFO x10 QUAD FIFO or x10/x20 DUAL FIFO CONFIGURATIONS
中文描述： 512K X 10 OTHER FIFO, 3.6 ns, PBGA324
封裝： 19 X 19 MM, 1 MM PITCH, PLASTIC, BGA-324
文件頁數(shù)： 54/56頁
文件大?。?/td> 555K
代理商： IDT72T54262L5BBI
54
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72T54242/72T54252/72T54262 2.5V QUAD/DUAL TeraSync
DDR/SDR FIFO
32K x 10 x 4/16K x 20 x 2, 64K x 10 x 4/32K x 20 x 2 and 128K x 10 x 4/64K x 20 x 2
MARCH 22, 2005
WCLK0
WEN
0
PAF
0
D - (m0 + 1) words
in FIFO
RCLK0
t
PAFA
REN
0
6158 drw38
D - m0 words
in FIFO
D - (m0 + 1) words in FIFO
t
ENS
t
PAFA
t
ENH
t
ENS
t
CLKL
t
CLKH
WCLK0
WEN
0
PAE
0
n0 words in FIFO
(3)
,
n0 + 1 words in FIFO
(4)
RCLK0
REN
0
6158 drw39
t
PAEA
n0 + 1 words in FIFO
(3)
,
n 0+ 2 words in FIFO
(4)
t
PAEA
t
ENS
t
ENS
t
ENH
t
CLKL
t
CLKH
n0 words in FIFO
(3)
,
n0 + 1 words in FIFO
(4)
NOTES:
1. The timng diagramshown is for FIFO0. FIFO1-3 exhibit the same behavior.
2. m0 =
PAF
0 offset.
3. D = maximumFIFO depth. For density of FIFO with bus-matching, refer to the bus-matching section on page 19.
4.
PAF
0 is asserted to LOW on WCLK0 transition and reset to HIGH on RCLK0 transition.
5.
RCS
0 = LOW, and
WCS
0 = LOW.
6.
MD
IW
OW
WDDR
RDDR
PFM
1
D/C
D/C
0
0
0
Figure 33. Asynchronous Programmable Almost-Full Flag Timing (Quad mode, IDT Standard and FWFT mode, SDR to SDR)
NOTES:
1. The timng diagramshown is for FIFO0. FIFO1-3 exhibit the same behavior.
2. n0 =
PAE
0
offset.
3. For IDT Standard Mode.
4. For FWFT Mode.
5.
PAE
0 is asserted LOW on RCLK0 transition and reset to HIGH on WCLK0 transition.
6.
RCS
0 = LOW, and
WCS
0 = LOW.
7.
MD
IW
OW
WDDR
1
D/C
D/C
0
RDDR
0
PFM
0
Figure 34. Asynchronous Programmable Almost-Empty Flag Timing (Quad mode, IDT Standard and FWFT mode, SDR to SDR)
相關(guān)PDF資料
PDF描述
IDT72T54242 2.5V QUAD/DUAL TeraSync⑩ DDR/SDR FIFO x10 QUAD FIFO or x10/x20 DUAL FIFO CONFIGURATIONS
IDT72T54242L5BB 2.5V QUAD/DUAL TeraSync⑩ DDR/SDR FIFO x10 QUAD FIFO or x10/x20 DUAL FIFO CONFIGURATIONS
IDT72T54242L5BBI 2.5V QUAD/DUAL TeraSync⑩ DDR/SDR FIFO x10 QUAD FIFO or x10/x20 DUAL FIFO CONFIGURATIONS
IDT72T54252 2.5V QUAD/DUAL TeraSync⑩ DDR/SDR FIFO x10 QUAD FIFO or x10/x20 DUAL FIFO CONFIGURATIONS
IDT72T54252L5BB 2.5V QUAD/DUAL TeraSync⑩ DDR/SDR FIFO x10 QUAD FIFO or x10/x20 DUAL FIFO CONFIGURATIONS
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參數(shù)描述
IDT72T54262L6-7BB 功能描述:IC FIFO DDR/SDR QUAD/DUAL 324BGA RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72T 標準包裝:15 系列:74F 功能:異步 存儲容量:256（64 x 4） 數(shù)據(jù)速率:- 訪問時間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應商設(shè)備封裝:24-PDIP 包裝:管件 其它名稱:74F433
IDT72T54262L6-7BBI 功能描述:IC FIFO DDR/SDR QUAD/DUAL 324BGA RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72T 標準包裝:15 系列:74F 功能:異步 存儲容量:256（64 x 4） 數(shù)據(jù)速率:- 訪問時間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應商設(shè)備封裝:24-PDIP 包裝:管件 其它名稱:74F433
IDT72T55248L5BB 功能描述:IC CTRL QUADMUX FLOW 324-BGA RoHS:否 類別:集成電路 (IC) >> 專用 IC 系列:- 產(chǎn)品培訓模塊:Lead (SnPb) Finish for COTS Obsolescence Mitigation Program 標準包裝:1 系列:- 類型:調(diào)幀器 應用:數(shù)據(jù)傳輸 安裝類型:表面貼裝 封裝/外殼:400-BBGA 供應商設(shè)備封裝:400-PBGA（27x27） 包裝:散裝
IDT72T55248L6-7BB 功能描述:IC CTRL QUADMUX FLOW 324-BGA RoHS:否 類別:集成電路 (IC) >> 專用 IC 系列:- 產(chǎn)品培訓模塊:Lead (SnPb) Finish for COTS Obsolescence Mitigation Program 標準包裝:1 系列:- 類型:調(diào)幀器 應用:數(shù)據(jù)傳輸 安裝類型:表面貼裝 封裝/外殼:400-BBGA 供應商設(shè)備封裝:400-PBGA（27x27） 包裝:散裝
IDT72T55248L6-7BBI 功能描述:IC CTRL QUADMUX FLOW 324-BGA RoHS:否 類別:集成電路 (IC) >> 專用 IC 系列:- 產(chǎn)品培訓模塊:Lead (SnPb) Finish for COTS Obsolescence Mitigation Program 標準包裝:1 系列:- 類型:調(diào)幀器 應用:數(shù)據(jù)傳輸 安裝類型:表面貼裝 封裝/外殼:400-BBGA 供應商設(shè)備封裝:400-PBGA（27x27） 包裝:散裝
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