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參數(shù)資料
| 型號： | IDT723632L15PF |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | CMOS SyncBiFIFOO 256 x 36 x 2, 512 x 36 x 2, 1024 x 36 x 2 |
| 中文描述： | 512 X 36 BI-DIRECTIONAL FIFO, 10 ns, PQFP120 |
| 封裝： | TQFP-120 |
| 文件頁數(shù)： | 8/26頁 |
| 文件大小： | 294K |
| 代理商： | IDT723632L15PF |
5.22
8
IDT723622/723632/723642 CMOS SyncBiFIFO
256 x 36 x 2, 512 x 36 x 2, 1024 x 36 x 2
COMMERCIAL TEMPERATURE RANGE
723622-15
723632-15
723642-15
Min.
723622-20
723632-20
723642-20
Min.
723622-30
723632-30
723642-30
Min.
Symbol
f
S
t
CLK
t
CLKH
t
CLKL
t
DS
Parameter
Max.
66.7
Max.
50
Max.
33.4
Unit
MHz
ns
ns
ns
ns
Clock Frequency, CLKA or CLKB
Clock Cycle Time, CLKA or CLKB
Pulse Duration, CLKA or CLKB HIGH
Pulse Duration, CLKA and CLKB LOW
Setup Time, A0-A35 before CLKA
↑
and B0-B35
before CLKB
↑
Setup Time,
CSA
, W/
R
A, ENA, and MBA before
CLKA
↑
;
CSB
,
W
/RB, ENB, and MBB before CLKB
↑
Setup Time,
RST1
or
RST2
LOW before CLKA
↑
or CLKB
↑
(1)
Setup Time, FS0 and FS1 before
RST1
and
RST2
HIGH
Hold Time, A0-A35 after CLKA
↑
and B0-B35 after
CLKB
↑
Hold Time,
CSA
, W/
R
A, ENA, and MBA after CLKA
↑
;
CSB
,
W
/RB, ENB, and MBB after CLKB
↑
Hold Time,
RST1
or
RST2
LOW after CLKA
↑
or
CLKB
↑
(1)
Hold Time, FS0 and FS1 after
RST1
and
RST2
HIGH
t
SKEW1
(2)
Skew Time, between CLKA
↑
and CLKB
↑
for ORA,
ORB, IRA, and IRB
t
SKEW2
(2)
Skew Time, between CLKA
↑
and CLKB
↑
for
AEA
,
AEB
,
AFA
, and
AFB
15
6
6
4
20
8
8
5
30
10
10
6
t
ENS
4.5
5
6
ns
t
RSTS
5
6
7
ns
t
FSS
7.5
8.5
9.5
ns
t
DH
1
1
1
ns
t
ENH
1
1
1
ns
t
RSTH
4
4
5
ns
t
FSH
2
3
9
3
ns
ns
7.5
11
12
16
20
ns
NOTES:
1. Requirement to count the clock edge as one of at least four needed to reset a FIFO.
2. Skew time is not a timing constraint for proper device operation and is only included to illustrate the timing relationship between CLKA cycle and CLKB
cycle.
TIMING REQUIREMENTS OVER RECOMMENDED RANGES OF SUPPLY VOLTAGE AND OPER-
ATING FREE-AIR TEMPERATURE
相關PDF資料 |
PDF描述 |
|---|---|
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