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參數資料
| 型號： | IDT723632L15PF |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | CMOS SyncBiFIFOO 256 x 36 x 2, 512 x 36 x 2, 1024 x 36 x 2 |
| 中文描述： | 512 X 36 BI-DIRECTIONAL FIFO, 10 ns, PQFP120 |
| 封裝： | TQFP-120 |
| 文件頁數： | 24/26頁 |
| 文件大?。?/td> | 294K |
| 代理商： | IDT723632L15PF |
5.22
24
IDT723622/723632/723642 CMOS SyncBiFIFO
256 x 36 x 2, 512 x 36 x 2, 1024 x 36 x 2
COMMERCIAL TEMPERATURE RANGE
CALCULATING POWER DISSIPATION
The I
CC(f)
current for the graph in Figure 17 was taken while simultaneously reading and writing a FIFO on the
IDT723622/723632/723642 with CLKA and CLKB set to f
s
. All data inputs and data outputs change state during each
clock cycle to consume the highest supply current. Data outputs were disconnected to normalize the graph to a zero
capacitance load. Once the capacitance load per data-output channel and the number of IDT723622/723632/723642
inputs driven by TTL HIGH levels are known, the power dissipation can be calculated with the equation below.
With I
CC(f)
taken from Figure 17, the maximum power dissipation (PT) of the IDT723622/723632/723642 may be
calculated by:
PT = VCC x [ICC(f) + (N x
ICC x dc)] +
∑
(CL x VCC
2
X fo)
where:
N
=
number of inputs driven by TTL levels
ICC=
increase in power supply current for each input at a TTL HIGH level
dc
=
duty cycle of inputs at a TTL HIGH level of 3.4 V
CL
=
output capacitance load
fo
=
switching frequency of an output
When no read or writes are occurring on the IDT723632, the power dissipated by a single clock (CLKA or CLKB) input
running at frequency f
s
is calculated by:
P
T
= V
CC
x f
s
x 0.184 mA/MHz
TYPICAL CHARACTERISTICS
SUPPLY CURRENT
vs
CLOCK FREQUENCY
0
10
20
30
40
50
60
70
0
50
100
250
300
VCC = 5.0 V
f
s
– Clock Frequency – MHz
Figure 17.
fdata
A
°
C
CL
VCC = 4.5 V
VCC = 5.5 V
3022 drw 18
200
150
I
C
s
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PDF描述 |
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參數描述 |
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