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參數(shù)資料
| 型號： | IDT70T653MS10BC |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | HIGH-SPEED 2.5V 512K x 36 ASYNCHRONOUS DUAL-PORT STATIC RAM WITH 3.3V 0R 2.5V INTERFACE |
| 中文描述： | 512K X 36 DUAL-PORT SRAM, 10 ns, PBGA256 |
| 封裝： | BGA-256 |
| 文件頁數(shù)： | 17/24頁 |
| 文件大?。?/td> | 309K |
| 代理商： | IDT70T653MS10BC |
17
IDT70T653M Preliminary
High-Speed 2.5V 512K x 36 Asynchronous Dual-Port Static RAM Industrial and Commercial Temperature Ranges
Waveform of Interrupt Timing
(1)
t
WC
Truth Table III — Interrupt Flag
(1,4)
Left Port
NOTES:
1. All timing is the same for left and right ports. Port “A” may be either the left or right port. Port “B” is the port opposite from port “A”.
2. Refer to Interrupt Truth Table.
3.
CE
X
= V
IL
means
CE
0
X
= V
IL
and CE
1
X
= V
IH
.
CE
X
= V
IH
means
CE
0
X
= V
IH
and/or CE
1
X
= V
IL
.
4. Timing depends on which enable signal (
CE
or R/
W
) is asserted last.
5. Timing depends on which enable signal (
CE
or R/
W
) is de-asserted first.
NOTES:
1.
2.
3.
4.
Assumes
BUSY
L
=
BUSY
R
=V
IH
.
CE
0
X
= V
IL
and CE
1
X
= V
IH
.
If
BUSY
L
= V
IL
, then no change.
If
BUSY
R
= V
IL
, then no change.
INT
L
and
INT
R
must be initialized at power-up.
5679 drw 18
ADDR
"A"
INTERRUPT SET ADDRESS
CE
"A"(3)
R/
W
"A"
t
AS
t
WR
(4)
(5)
t
INS
(4)
INT
"B"
(2)
.
5679 drw 19
ADDR
"B"
INTERRUPT CLEAR ADDRESS
CE
"B"(3)
OE
"B"
t
AS
t
RC
(4)
t
INR
(4)
INT
"B"
(2)
.
Right Port
Function
R/
W
L
CE
L
OE
L
A
18L
-A
0L
INT
L
R/
W
R
CE
R
OE
R
A
18R
-A
0R
INT
R
L
L
X
7FFFF
X
X
X
X
X
L
(2)
Set Right
INT
R
Flag
X
X
X
X
X
X
L
L
7FFFF
H
(3)
Reset Right
INT
R
Flag
X
X
X
X
L
(3)
L
L
X
7FFFE
X
Set Left
INT
L
Flag
X
L
L
7FFFE
H
(2)
X
X
X
X
X
Reset Left
INT
L
Flag
5679 tbl 17
相關(guān)PDF資料 |
PDF描述 |
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