參數(shù)資料
型號(hào)： IDT70T3339S133BC
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類(lèi)： DRAM
英文描述： HIGH-SPEED 2.5V 512/256/128K X 18 SYNCHRONOUS DUAL-PORT STATIC RAM WITH 3.3V OR 2.5V INTERFACE
中文描述： 512K X 18 DUAL-PORT SRAM, 15 ns, PBGA256
封裝： 17 X 17 MM, 1.40 MM HEIGHT, 1 MM PITCH, BGA-256
文件頁(yè)數(shù)： 20/28頁(yè)
文件大?。?/td> 485K
代理商： IDT70T3339S133BC
6.42
IDT70T3339/19/99S
High-Speed 2.5V 512/256/128K x 18 Dual-Port Static RAM Industrial and Commercial Temperature Ranges
PRELIMINARY
20
Waveform of Interrupt Timing
(2)
NOTES:
1.
CE
0 =
V
IL
and
CE
1 =
V
IH
2. All timng is the same for Left and Right ports.
3. Address is for internal register, not the external bus, i.e., address needs to be qualified by one of the Address counter control signals.
t
SW
t
HW
7FFFF
CLK
R
CE
R
(1)
ADDRESS
R
(3)
t
SA
t
HA
7FFFF
t
SC
t
HC
t
INR
CLK
L
R/
W
L
ADDRESS
L
(3)
CE
L
(1)
t
SA
t
HA
t
SC
t
HC
5652 drw 19
INT
R
t
INS
R/
W
R
t
SW
t
HW
Truth Table III — Interrupt Flag
(1)
Left Port
Right Port
Function
CLK
L
R/
W
L
(2)
CE
L
(2)
A
18L
-A
0L
(3,4,5)
INT
L
CLK
R
R/
W
R
(2)
CE
R
(2)
A
18R
-A
0R
(3,4,5)
INT
R
↑
L
L
7FFFF
X
↑
X
X
X
L
Set Right
INT
R
Flag
↑
X
X
X
X
↑
H
L
7FFFF
H
Reset Right
INT
R
Flag
↑
X
X
X
L
↑
L
L
7FFFE
X
Set Left
INT
L
Flag
↑
H
L
7FFFE
H
↑
X
X
X
X
Reset Left
INT
L
Flag
5652 tbl 12
NOTES:
1.
INT
L
and
INT
R
must be initialized at power-up by Resetting the flags.
2.
CE
0 =
V
IL
and
CE
1 =
V
IH
.
R/
W
and CE
are synchronous with respect to the clock and need valid set-up and hold times.
3. A18
X
is a NC for IDT70T3319, therefore Interrupt Addresses are 3FFFF and 3FFFE.
4. A18
X
and A17
X
are NC's for IDT70T3399, therefore Interrupt Addresses are 1FFFF and 1FFFE.
5. Address is for internal register, not the external bus, i.e., address needs to be qualified by one of the Address counter control signals.
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PDF描述
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IDT70T3319S200BC HIGH-SPEED 2.5V 512/256/128K X 18 SYNCHRONOUS DUAL-PORT STATIC RAM WITH 3.3V OR 2.5V INTERFACE
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