參數(shù)資料
型號(hào)： HW-V5GBE-DK-UNI-G-PROMO1
廠商： Xilinx Inc
文件頁數(shù)： 52/91頁
文件大?。?/td> 0K
描述： KIT DEV V5 LXT GIGABIT ETHERNET
產(chǎn)品變化通告： Product Notice_Dev Systems Product
標(biāo)準(zhǔn)包裝： 1
Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
DS202 (v5.3) May 5, 2010
Product Specification
56
Table 75: PLL in PMCD Mode Switching Characteristics
Symbol
Description
Speed Grade
Units
-3
-2
-1
TPLLCCK_REL/TPLLCKC_REL
REL Setup and Hold for all Outputs
0.00
0.60
0.00
0.60
0.00
0.60
ns
TPLLCCKO
Maximum Clock Propagation Delay
4.6
5.2
ns
CLKIN_FREQ_MAX
Maximum Input Frequency
710
645
MHz
CLKIN_FREQ_MIN
Minimum Input Frequency
1
MHz
CLKIN_DUTY_CYCLE
Allowable Input Duty Cycle: 1—49 MHz
25/75
%
Allowable Input Duty Cycle: 50—199 MHz
30/70
%
Allowable Input Duty Cycle: 200—399 MHz
35/65
%
Allowable Input Duty Cycle: 400—499 MHz
40/60
%
Allowable Input Duty Cycle: >500 MHz
45/55
%
RES_REL_PULSE_MIN
Minimum Pulse Width for RST and REL
5
ns
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PDF描述
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參數(shù)描述
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