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HM66WP18513, HM66WP36257
Rev.0.3, Mar. 2002, page 20 of 31
Write Cycle
CLK
ADV/
tCYC
tCL
tCH
t
Address
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A1
A2
HA
t
SA
t
tSW HW
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*
1
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t
t SCE HCE
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D
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;;
D (A1)
D (A2)
D (A2+1)
D (A2+2)
D (A3)
D (A2)
D (A3+1)
;;;;;
D (A2+3)
;;;;;
t
tSD HD
Q
tOHZ
Single WRITE
BURST WRITE
;;
;;;;
H or L
Undefined
Notes: 1.
and CE2 have timing identical to
. On this diagram, when
is LOW,
is LOW and CE2 is
HIGH. When
is HIGH,
is HIGH and CE2 is LOW.
2.
must be HIGH before the input data setup and held HIGH throughout the data hold time. This prevents
input/output data contention for the time period prior to the byte write enable inputs being sampled.
3. Full width WRITE can be initiated by
,
to
are LOW.
4. ZZ is LOW.
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A3
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2
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