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參數(shù)資料
| 型號： | GS88136CD-333IT |
| 廠商： | GSI TECHNOLOGY |
| 元件分類： | SRAM |
| 英文描述： | 256K X 36 CACHE SRAM, PBGA165 |
| 封裝： | 13 X 15 MM, 1 MM PITCH, FPBGA-165 |
| 文件頁數(shù)： | 17/37頁 |
| 文件大?。?/td> | 1286K |
| 代理商： | GS88136CD-333IT |
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Instruction Register
ID Code Register
Boundary Scan Register
0
1
2
0
31 30 29
1
2
0
Bypass Register
TDI
TDO
TMS
TCK
Test Access Port (TAP) Controller
108
1
0
Control Signals
GS88118C(T/D)/GS88132C(T/D)/GS88136C(T/D)
Rev: 1.01 6/2010
24/37
2008, GSI Technology
Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
JTAG TAP Block Diagram
Identification (ID) Register
The ID Register is a 32-bit register that is loaded with a device and vendor specific 32-bit code when the controller is put in
Capture-DR state with the IDCODE command loaded in the Instruction Register. The code is loaded from a 32-bit on-chip ROM.
It describes various attributes of the RAM as indicated below. The register is then placed between the TDI and TDO pins when the
controller is moved into Shift-DR state. Bit 0 in the register is the LSB and the first to reach TDO when shifting begins.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| GS881E18AD-133I | 512K x 18, 256K x 36 9Mb Synchronous Burst SRAMs |
| GS881E18AD-133IT | 512K x 18, 256K x 36 9Mb Synchronous Burst SRAMs |
| GS881E18AD-133T | 512K x 18, 256K x 36 9Mb Synchronous Burst SRAMs |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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