參數(shù)資料
型號： EVAL-ADF4118EBZ1
廠商： Analog Devices Inc
文件頁數(shù)： 7/28頁
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描述： BOARD EVAL FOR ADF4118
標(biāo)準(zhǔn)包裝： 1
主要目的： 計時，頻率合成器
嵌入式： 否
已用 IC / 零件： ADF4118
主要屬性： 單路整數(shù)-N PLL
次要屬性： 1.96GHz WCDMA 圖形用戶界面
已供物品： 板，纜線，CD
相關(guān)產(chǎn)品： ADF4118BRUZ-RL7TR-ND - IC PLL RF FREQ SYNTHESZR 16TSSOP
ADF4118BRUZ-RL-ND - IC PLL RF FREQ SYNTHESZR 16TSSOP
ADF4118BRUZ-ND - IC PLL FREQ SYNTHESIZER 16-TSSOP
ADF4118BRU-REEL7-ND - IC PLL FREQ SYNTHESIZER 16-TSSOP
ADF4118BRU-ND - IC SYNTH PLL RF 3.0GHZ 16-TSSOP
ADF4116/ADF4117/ADF4118
Rev. D | Page 15 of 28
LATCH MAPS
R14
0
1
R13
0
1
R12
0
1
R3
R2
R1
DIVIDE RATIO
0
1
1
0
1
0
0
1
0
1
0
0
1
0
1
2
3
4
163 80
163 81
163 82
163 83
TEST MODE BITS SHOULD
BE SET TO 0000 FOR
NORMAL OPERATION
OPERATION
LDP
3 CONSECUTIVE CYCLES OF PHASE DELAY LESS THAN
15ns MUST OCCUR BEFORE LOCK DETECT IS SET.
5 CONSECUTIVE CYCLES OF PHASE DELAY LESS THAN
15ns MUST OCCUR BEFORE LOCK DETECT IS SET.
0
1
LO
C
K
DE
T
E
C
T
PR
EC
ISI
O
N
TEST
MODE BITS
DB20
DB19
DB18
DB17
DB16
DB15
DB14
DB13
DB12
DB11
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
DB10
LDP
T4
T3
T2
T1
R14
R13
R12
R11
R10
R8
R7
R6
R5
R4
R3
R2
R1
C2 (0)
C1 (0)
R9
14-BIT REFERENCE COUNTER, R
CONTROL
BITS
00
39
2-
0
31
Figure 31. Reference Counter Latch Map
相關(guān)PDF資料
PDF描述
EBM31DCCH CONN EDGECARD 62POS R/A .156 SLD
RSA10DTKH CONN EDGECARD 20POS DIP .125 SLD
EBM31DCCD CONN EDGECARD 62POS R/A .156 SLD
EBM31DCAH CONN EDGECARD 62POS R/A .156 SLD
EBM31DCAD CONN EDGECARD 62POS R/A .156 SLD
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參數(shù)描述
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