參數(shù)資料
型號(hào)： EPM7192SQC160-15
廠商： Altera Corporation
英文描述： Programmable Logic Device Family
中文描述： 可編程邏輯器件系列
文件頁(yè)數(shù)： 47/62頁(yè)
文件大?。?/td> 1173K
代理商： EPM7192SQC160-15
Altera Corporation
47
MAX 7000 Programmable Logic Device Family Data Sheet
Notes to tables:
(1)
These values are specified under the recommended operating conditions shown in
Table 11
. See
Figure 13
for more
information on switching waveforms.
(2)
This minimum pulse width for preset and clear applies for both global clear and array controls. The
t
LPA
parameter
must be added to this minimum width if the clear or reset signal incorporates the
t
LAD
parameter into the signal
path.
(3)
This parameter is a guideline that is sample-tested only and is based on extensive device characterization. This
parameter applies for both global and array clocking.
(4)
These parameters are measured with a 16-bit loadable, enabled, up/ down counter programmed into each LAB.
(5)
The
f
values represent the highest frequency for pipelined data.
(6)
Operating conditions: V
CCIO
= 3.3 V
±
10
%
for commercial and industrial use.
(7)
For EPM7064S-5, EPM7064S-6, EPM7128S-6, EPM7160S-6, EPM7160S-7, EPM7192S-7, and EPM7256S-7 devices,
these values are specified for a PIA fan-out of one LAB (16 macrocells). For each additional LAB fan-out in these
devices, add an additional 0.1 ns to the PIA timing value.
(8)
The
t
parameter must be added to the
t
LAD
, t
LAC
, t
IC
, t
EN
,
t
SEXP
,
t
ACL
, and
t
CPPW
parameters for macrocells
running in the low-power mode.
t
XZ
t
SU
t
H
t
FSU
Output buffer disable delay
C1 = 5 pF
4.0
5.0
6.0
ns
Register setup time
1.1
2.0
4.0
ns
Register hold time
1.7
3.0
4.0
ns
Register setup time of fast
input
2.3
3.0
2.0
ns
t
FH
Register hold time of fast
input
0.7
0.5
1.0
ns
t
RD
t
COMB
t
IC
t
EN
t
GLOB
t
PRE
t
CLR
t
PIA
t
LPA
Register delay
1.4
2.0
1.0
ns
Combinatorial delay
1.2
2.0
1.0
ns
Array clock delay
3.2
5.0
6.0
ns
Register enable time
3.1
5.0
6.0
ns
Global control delay
2.5
1.0
1.0
ns
Register preset time
2.7
3.0
4.0
ns
Register clear time
2.7
3.0
4.0
ns
PIA delay
(7)
2.4
1.0
2.0
ns
Low-power adder
(8)
10.0
11.0
13.0
ns
Table 33. EPM7192S Internal Timing Parameters (Part 2 of 2)
Note (1)
Symbol
Parameter
Conditions
Speed Grade
Unit
-7
-10
-15
Min
Max
Min
Max
Min
Max
相關(guān)PDF資料
PDF描述
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EPM7160SLC84-7 Programmable Logic Device Family
EPM7096 Programmable Logic Device Family
EPM7128E Programmable Logic Device Family
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EPM7192SQC160-7 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX 7000 192 Macro 124 IOs RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類(lèi)型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
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