參數(shù)資料
型號： EPM7192SQC160-15
廠商： Altera Corporation
英文描述： Programmable Logic Device Family
中文描述： 可編程邏輯器件系列
文件頁數(shù)： 44/62頁
文件大?。?/td> 1173K
代理商： EPM7192SQC160-15
44
Altera Corporation
MAX 7000 Programmable Logic Device Family Data Sheet
t
ACNT
f
ACNT
Minimum array clock period
6.7
8.2
10.0
13.0
ns
Maximum internal array clock
frequency
(4)
149.3
122.0
100.0
76.9
MHz
f
MAX
Maximum clock frequency
(5)
166.7
166.7
125.0
100.0
MHz
Table 31. EPM7160S Internal Timing Parameters (Part 1 of 2)
Note (1)
Symbol
Parameter
Conditions
Speed Grade
Unit
-6
-7
-10
-15
Min
Max
Min
Max
Min
Max
Min
Max
t
IN
t
IO
t
FIN
t
SEXP
t
PEXP
t
LAD
t
LAC
t
IOE
t
OD1
t
OD2
t
OD3
t
ZX1
t
ZX2
t
ZX3
t
XZ
t
SU
t
H
t
FSU
Input pad and buffer delay
0.2
0.3
0.5
2.0
ns
I/O input pad and buffer delay
0.2
0.3
0.5
2.0
ns
Fast input delay
2.6
3.2
1.0
2.0
ns
Shared expander delay
3.6
4.3
5.0
8.0
ns
Parallel expander delay
1.0
1.3
0.8
1.0
ns
Logic array delay
2.8
3.4
5.0
6.0
ns
Logic control array delay
2.8
3.4
5.0
6.0
ns
Internal output enable delay
0.7
0.9
2.0
3.0
ns
Output buffer and pad delay
C1 = 35 pF
0.4
0.5
1.5
4.0
ns
Output buffer and pad delay
C1 = 35 pF
(6)
0.9
1.0
2.0
5.0
ns
Output buffer and pad delay
C1 = 35 pF
5.4
5.5
5.5
8.0
ns
Output buffer enable delay
C1 = 35 pF
4.0
4.0
5.0
6.0
ns
Output buffer enable delay
C1 = 35 pF
(6)
4.5
4.5
5.5
7.0
ns
Output buffer enable delay
C1 = 35 pF
9.0
9.0
9.0
10.0
ns
Output buffer disable delay
C1 = 5 pF
4.0
4.0
5.0
6.0
ns
Register setup time
1.0
1.2
2.0
4.0
ns
Register hold time
1.6
2.0
3.0
4.0
ns
Register setup time of fast
input
1.9
2.2
3.0
2.0
ns
t
FH
Register hold time of fast
input
0.6
0.8
0.5
1.0
ns
t
RD
t
COMB
t
IC
t
EN
t
GLOB
Register delay
1.3
1.6
2.0
1.0
ns
Combinatorial delay
1.0
1.3
2.0
1.0
ns
Array clock delay
2.9
3.5
5.0
6.0
ns
Register enable time
2.8
3.4
5.0
6.0
ns
Global control delay
2.0
2.4
1.0
1.0
ns
Table 30. EPM7160S External Timing Parameters (Part 2 of 2)
Note (1)
Symbol
Parameter
Conditions
Speed Grade
Unit
-6
-7
-10
-15
Min Max Min Max Min Max Min Max
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