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參數(shù)資料
| 型號(hào)： | EPM7192SQC160-15 |
| 廠商： | Altera Corporation |
| 英文描述： | Programmable Logic Device Family |
| 中文描述： | 可編程邏輯器件系列 |
| 文件頁(yè)數(shù)： | 21/62頁(yè) |
| 文件大?。?/td> | 1173K |
| 代理商： | EPM7192SQC160-15 |
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Altera Corporation
21
MAX 7000 Programmable Logic Device Family Data Sheet
Figure9
shows the timing requirements for the JTAG signals.
Figure 9. MAX 7000 JTAG Waveforms
Table 9
shows the JTAG timing parameters and values for
MAX 7000S devices.
TDO
TCK
t
JPZX
t
JPCO
t
JPH
t
JPXZ
t
JCP
t
JPSU
t
JCL
t
JCH
TDI
TMS
gnal
o Be
ured
gnal
o Be
iven
t
JSZX
t
JSSU
t
JSH
t
JSCO
t
JSXZ
Table 9. JTAG Timing Parameters & Values for MAX 7000S Devices
Symbol
Parameter
Min
Max
Unit
t
JCP
t
JCH
t
JCL
t
JPSU
t
JPH
t
JPCO
t
JPZX
t
JPXZ
t
JSSU
t
JSH
t
JSCO
t
JSZX
t
JSXZ
TCK
clock period
TCK
clock high time
TCK
clock low time
JTAG port setup time
JTAG port hold time
JTAG port clock to output
JTAG port high impedance to valid output
JTAG port valid output to high impedance
Capture register setup time
Capture register hold time
Update register clock to output
Update register high impedance to valid output
Update register valid output to high impedance
100
50
50
20
45
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
25
25
25
20
45
25
25
25
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PDF描述 |
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