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參數(shù)資料
型號(hào)： EPF8820AQC208-4
廠商： Altera
文件頁(yè)數(shù)： 19/62頁(yè)
文件大?。?/td> 0K
描述： IC FLEX 8000A FPGA 8K 208-PQFP
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 72
系列： FLEX 8000
LAB/CLB數(shù)： 84
邏輯元件/單元數(shù)： 672
輸入/輸出數(shù)： 152
門數(shù)： 8000
電源電壓： 4.75 V ~ 5.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 208-BFQFP
供應(yīng)商設(shè)備封裝： 208-PQFP（28x28）
產(chǎn)品目錄頁(yè)面： 602 (CN2011-ZH PDF)
其它名稱： 544-2264
26
Altera Corporation
FLEX 8000 Programmable Logic Device Family Data Sheet
f FordetailedinformationonJTAGoperationinFLEX 8000devices,referto
Generic Testing
Each FLEX 8000 device is functionally tested and specified by Altera.
Complete testing of each configurable SRAM bit and all logic
functionality ensures 100% configuration yield. AC test measurements for
FLEX 8000 devices are made under conditions equivalent to those shown
in Figure 15. Designers can use multiple test patterns to configure devices
during all stages of the production flow.
Table 8. JTAG Timing Parameters & Values
Symbol
Parameter
EPF8282A
EPF8282AV
EPF8636A
EPF8820A
EPF81500A
Unit
Min
Max
tJCP
TCK
clock period
100
ns
tJCH
TCK
clock high time
50
ns
tJCL
TCK
clock low time
50
ns
tJPSU
JTAG port setup time
20
ns
tJPH
JTAG port hold time
45
ns
tJPCO
JTAG port clock to output
25
ns
tJPZX
JTAG port high-impedance to valid output
25
ns
tJPXZ
JTAG port valid output to high-impedance
25
ns
tJSSU
Capture register setup time
20
ns
tJSH
Capture register hold time
45
ns
tJSCO
Update register clock to output
35
ns
tJSZX
Update register high-impedance to valid output
35
ns
tJSXZ
Update register valid output to high-impedance
35
ns
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PDF描述
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