參數(shù)資料
型號(hào)： EP2S60F672C4
廠商： Altera
文件頁數(shù)： 631/768頁
文件大?。?/td> 0K
描述： IC STRATIX II FPGA 60K 672-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 10
系列： Stratix® II
LAB/CLB數(shù)： 3022
邏輯元件/單元數(shù)： 60440
RAM 位總計(jì)： 2544192
輸入/輸出數(shù)： 492
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 672-BBGA
供應(yīng)商設(shè)備封裝： 672-BGA（27x27）
配用： 544-1700-ND - DSP KIT W/STRATIX II EP2S60N
544-1697-ND - NIOS II KIT W/STRATIX II EP2S60N
其它名稱： 544-1127
EP2S60F672C4ES
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Altera Corporation
8–7
January 2008
Stratix II Device Handbook, Volume 2
Remote System Upgrades with Stratix II and Stratix II GX Devices
Figure 8–3. Page Mode Operation in Stratix II & Stratix II GX FPGAs
Stratix II and Stratix II GX devices drive out three page address pins,
PGM[2..0]
, to the MAX II device or microprocessor or enhanced
configuration device. These page pins select between eight configuration
pages. Page zero (PGM[2..0] = 000) must contain the factory
configuration, and the other seven pages are application configurations.
The PGM[] pins are pointers to the start address and length of each page,
and the MAX II device, microprocessor, and enhanced configuration
devices perform this translation.
1
When implementing remote system upgrade with an
intelligent-host-based configuration, your MAX II device or
microprocessor should emulate the page mode feature
supported by the enhanced configuration device, which
translates PGM pointers to a memory address in the
configuration memory. Your MAX II device or microprocessor
must provide a similar translation feature.
f
For more information about the enhanced configuration device page
mode feature, refer to the Dynamic Configuration (Page Mode)
Implementation section of the Enhanced Configuration Devices (EPC4,
EPC8 & EPC16) Data Sheet chapter in volume 2 of the Configuration
Handbook.
When implementing remote system upgrade with AS configuration, a
dedicated 7-bit page start address register inside Stratix II and
Stratix II GX FPGAs determines the start addresses for configuration
pages within the serial configuration device. The PGM[6..0] registers
form bits [22..16] of the 24-bit start address while the other 17 bits are
Configuration
Memory
SOF n
Page n
SOF 0
Page 0
Stratix II/ Stratix II GX
Device
Data[ ]
Page Select Pins or
Start Address Register
PGM[ ]
Configuration
Data
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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EP2S60F672C5 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Stratix II 3022 LABs 492 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S60F672C5N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Stratix II 3022 LABs 492 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S60F672I4 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Stratix II 3022 LABs 492 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S60F672I4N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Stratix II 3022 LABs 492 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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