參數(shù)資料
型號： EP2AGX95EF35I3
廠商： Altera
文件頁數(shù)： 73/90頁
文件大?。?/td> 0K
描述： IC ARRIA II GX FPGA 95K 1152FBGA
標(biāo)準(zhǔn)包裝： 3
系列： Arria II GX
LAB/CLB數(shù)： 3747
邏輯元件/單元數(shù)： 89178
RAM 位總計： 6839296
輸入/輸出數(shù)： 452
電源電壓： 0.87 V ~ 0.93 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 1152-BBGA
供應(yīng)商設(shè)備封裝： 1152-FBGA（27x27）
Chapter 1: Device Datasheet for Arria II Devices
1–67
Switching Characteristics
December 2013
Altera Corporation
Figure 1–5 shows the LVDS soft-CDR/DPA sinusoidal jitter tolerance specification for
Arria II GZ devices at a data rate less than 1.25 Gbps and all the Arria II GX devices.
Table 1–55. DPA Lock Time Specifications for Arria II Devices (Note 1), (2), (3)
Standard
Training Pattern
Number of Data
Transitions in One
Repetition of the
Training Pattern
Number of
Repetitions per
256 Data
Transitions (4)
Maximum
SPI-4
00000000001111111111
2
128
640 data transitions
Parallel Rapid I/O
00001111
2
128
640 data transitions
10010000
4
64
640 data transitions
Miscellaneous
10101010
8
32
640 data transitions
01010101
8
32
640 data transitions
Notes to Table 1–55:
(1) The DPA lock time is for one channel.
(2) One data transition is defined as a 0-to-1 or 1-to-0 transition.
(3) The DPA lock time stated in the table applies to both commercial and industrial grade.
(4) This is the number of repetitions for the stated training pattern to achieve the 256 data transitions.
Figure 1–5. LVDS Soft-CDR/DPA Sinusoidal Jitter Tolerance Specification for All Arria II GX Devices and for Arria II GZ
Devices at a Data Rate less than 1.25 Gbps
0.1
P-P
baud/1667
20,000,000
Jitter Frequency (Hz)
Sinusoidal Jitter Amplitude (UI)
20db/dec
相關(guān)PDF資料
PDF描述
EP2AGX95EF29I3 IC ARRIA II GX FPGA 95K 780FBGA
IDT71V3556S100PFG8 IC SRAM 4MBIT 100MHZ 100TQFP
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EP2AGXF35NAH 制造商:Altera Corporation 功能描述:
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