參數(shù)資料
型號(hào)： EP20K30E
廠商： Altera Corporation
英文描述： Programmable Logic Device Family
中文描述： 可編程邏輯器件系列
文件頁(yè)數(shù)： 74/117頁(yè)
文件大小： 570K
代理商： EP20K30E
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74
Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
Note to
Tables 32
and
33
:
(1)
These timing parameters are sample-tested only.
Tables 34
through
37
show APEX 20KE LE, ESB, routing, and functional
timing microparameters for the
f
MAX
timing model.
Table 34. APEX 20KE LE Timing Microparameters
Symbol
Parameter
t
SU
t
H
t
CO
t
LUT
LE register setup time before clock
LE register hold time after clock
LE register clock-to-output delay
LUT delay for data-in to data-out
Table 35. APEX 20KE ESB Timing Microparameters
Symbol
Parameter
t
ESBARC
t
ESBSRC
t
ESBAWC
t
ESBSWC
t
ESBWASU
t
ESBWAH
t
ESBWDSU
t
ESBWDH
t
ESBRASU
t
ESBRAH
t
ESBWESU
t
ESBWEH
t
ESBDATASU
t
ESBDATAH
t
ESBWADDRSU
ESB Asynchronous read cycle time
ESB Synchronous read cycle time
ESB Asynchronous write cycle time
ESB Synchronous write cycle time
ESB write address setup time with respect to WE
ESB write address hold time with respect to WE
ESB data setup time with respect to WE
ESB data hold time with respect to WE
ESB read address setup time with respect to RE
ESB read address hold time with respect to RE
ESB WE setup time before clock when using input register
ESB WE hold time after clock when using input register
ESB data setup time before clock when using input register
ESB data hold time after clock when using input register
ESB write address setup time before clock when using input
registers
ESB read address setup time before clock when using input
registers
ESB clock-to-output delay when using output registers
ESB clock-to-output delay without output registers
ESB data-in to data-out delay for RAM mode
ESB Macrocell input to non-registered output
ESB Macrocell register setup time before clock
ESB Macrocell register clock-to-output delay
t
ESBRADDRSU
t
ESBDATACO1
t
ESBDATACO2
t
ESBDD
t
PD
t
PTERMSU
t
PTERMCO
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PDF描述
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