參數(shù)資料
型號： EP20K30E
廠商： Altera Corporation
英文描述： Programmable Logic Device Family
中文描述： 可編程邏輯器件系列
文件頁數(shù)： 1/117頁
文件大小： 570K
代理商： EP20K30E
Altera Corporation
1
APEX 20K
Programmable Logic
Device Family
March 2004, ver. 5.1
Data Sheet
DS-APEX20K-5.1
Features
■
Industry’s first programmable logic device (PLD) incorporating
system-on-a-programmable-chip (SOPC) integration
–
MultiCore
TM
architecture integrating look-up table (LUT) logic,
product-term logic, and embedded memory
–
LUT logic used for register-intensive functions
–
Embedded system block (ESB) used to implement memory
functions, including first-in first-out (FIFO) buffers, dual-port
RAM, and content-addressable memory (CAM)
–
ESB implementation of product-term logic used for
combinatorial-intensive functions
High density
–
30,000 to 1.5 million typical gates (see
Tables 1
and
2
)
–
Up to 51,840 logic elements (LEs)
–
Up to 442,368 RAM bits that can be used without reducing
available logic
–
Up to 3,456 product-term-based macrocells
■
Table 1. APEX 20K Device Features
Note (1)
Feature
EP20K30E
EP20K60E
EP20K100
EP20K100E
EP20K160E
EP20K200
EP20K200E
Maximum
system
gates
Typical
gates
LEs
ESBs
Maximum
RAM bits
Maximum
macrocells
Maximum
user I/O
pins
113,000
162,000
263,000
263,000
404,000
526,000
526,000
30,000
60,000
100,000
100,000
160,000
200,000
200,000
1,200
12
24,576
2,560
16
32,768
4,160
26
53,248
4,160
26
53,248
6,400
40
81,920
8,320
52
106,496
8,320
52
106,496
192
256
416
416
640
832
832
128
196
252
246
316
382
376
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