- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄4182 > EP20K200FC484-3V (Altera)IC APEX 20KE FPGA 200K 484-BGA PDF資料下載
參數(shù)資料
| 型號： | EP20K200FC484-3V |
| 廠商： | Altera |
| 文件頁數(shù)： | 53/117頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC APEX 20KE FPGA 200K 484-BGA |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 系列： | APEX-20K® |
| LAB/CLB數(shù)： | 832 |
| 邏輯元件/單元數(shù)： | 8320 |
| RAM 位總計： | 106496 |
| 輸入/輸出數(shù)： | 382 |
| 門數(shù)： | 404000 |
| 電源電壓： | 2.375 V ~ 2.625 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BGA |
| 供應(yīng)商設(shè)備封裝： | 484-FBGA（23x23） |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁當(dāng)前第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁
40
Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
APEX 20KE devices include an enhanced IOE, which drives the FastRow
interconnect. The FastRow interconnect connects a column I/O pin
directly to the LAB local interconnect within two MegaLAB structures.
This feature provides fast setup times for pins that drive high fan-outs
with complex logic, such as PCI designs. For fast bidirectional I/O timing,
LE registers using local routing can improve setup times and OE timing.
The APEX 20KE IOE also includes direct support for open-drain
operation, giving faster clock-to-output for open-drain signals. Some
programmable delays in the APEX 20KE IOE offer multiple levels of delay
to fine-tune setup and hold time requirements. The Quartus II software
compiler can set these delays automatically to minimize setup time while
providing a zero hold time.
Table 11 describes the APEX 20KE programmable delays and their logic
options in the Quartus II software.
The register in the APEX 20KE IOE can be programmed to power-up high
or low after configuration is complete. If it is programmed to power-up
low, an asynchronous clear can control the register. If it is programmed to
power-up high, an asynchronous preset can control the register. Figure 26
shows how fast bidirectional I/O pins are implemented in APEX 20KE
devices. This feature is useful for cases where the APEX 20KE device
controls an active-low input or another device; it prevents inadvertent
activation of the input upon power-up.
Table 11. APEX 20KE Programmable Delay Chains
Programmable Delays
Quartus II Logic Option
Input Pin to Core Delay
Decrease input delay to internal cells
Input Pin to Input Register Delay
Decrease input delay to input registers
Core to Output Register Delay
Decrease input delay to output register
Output Register tCO Delay
Increase delay to output pin
Clock Enable Delay
Increase clock enable delay
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EP20K200EFI672-2X | IC APEX 20KE FPGA 200K 672-FBGA |
| EP20K100QC240-3V | IC APEX 20K FPGA 100K 240-PQFP |
| EP20K100QC208-3V | IC APEX 20K FPGA 100K 208-PQFP |
| EP20K100EBI356-2X | IC APEX 20KE FPGA 100K 356-BGA |
| ABB65DHAN | CONN EDGECARD 130PS R/A .050 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP20K200FI484-1 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| EP20K200FI484-1ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K200FI484-2 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| EP20K200FI484-2ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K200FI484-2N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 CPLD - APEX 20K 832 Macro 382 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。