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參數(shù)資料
| 型號： | EP20K1500E |
| 廠商： | Altera Corporation |
| 英文描述： | Programmable Logic Device Family |
| 中文描述： | 可編程邏輯器件系列 |
| 文件頁數(shù)： | 45/117頁 |
| 文件大?。?/td> | 570K |
| 代理商： | EP20K1500E |
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Altera Corporation
45
APEX 20K Programmable Logic Device Family Data Sheet
Figure 29. APEX 20KE I/O Banks
Notes to
Figure 29
:
(1)
For more information on placing I/O pins in LVDS blocks, refer to the
Guidelines for
Using LVDS Blocks
section in
Application Note 120 (Using LVDS in APEX 20KE
Devices
).
(2)
If the LVDS input and output blocks are not used for LVDS, they can support all of
the I/O standards and can be used as input, output, or bidirectional pins with
V
CCIO
set to 3.3 V, 2.5 V, or 1.8 V.
Power Sequencing & Hot Socketing
Because APEX 20K and APEX 20KE devices can be used in a mixed-
voltage environment, they have been designed specifically to tolerate any
possible power-up sequence. Therefore, the V
CCIO
and V
CCINT
power
supplies may be powered in any order.
f
For more information, please refer to the “Power Sequencing
Considerations” section in the
Configuring APEX 20KE & APEX 20KC
Devices
chapter of the
Configuration Devices Handbook
.
Signals can be driven into APEX 20K devices before and during power-up
without damaging the device. In addition, APEX 20K devices do not drive
out during power-up. Once operating conditions are reached and the
device is configured, APEX 20K and APEX 20KE devices operate as
specified by the user.
LVDS/LVPECL
Inpu
t
Blo
c
k (
2
)
(1)
LVDS/LVPECL
Ou
t
pu
t
Blo
c
k (
2
)
(1)
R
e
gul
ar
I/O Blo
c
k
s
Suppo
rt
■
LVTTL
■
LVCMOS
■
2
.5 V
■
1.8 V
■
3.3 V PCI
■
LVPECL
■
HSTL Cl
ass
I
■
GTL+
■
SSTL-
2
Cl
ass
I
a
n
d
II
■
SSTL-3 Cl
ass
I
a
n
d
II
■
CTT
■
AGP
In
d
ivi
d
u
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l
Pow
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Bu
s
I/O B
a
nk 8
I/O B
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nk 1
I/O B
a
nk
2
I/O B
a
nk 3
I/O B
a
nk 4
I/O B
a
nk 5
I/O B
a
nk 6
I/O B
a
nk 7
相關PDF資料 |
PDF描述 |
|---|---|
| EP20K160E | Programmable Logic Device Family |
| EP20K200 | Programmable Logic Device Family |
| EP20K200E | Programmable Logic Device Family |
| EP20K300E | Programmable Logic Device Family |
| EP20K30E | Programmable Logic Device Family |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| EP20K1500EBC652-1 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 CPLD - APEX 20K 3456 Macros 488 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP20K1500EBC652-1ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K1500EBC652-1X | 功能描述:FPGA - 現(xiàn)場可編程門陣列 CPLD - APEX 20K 3456 Macros 488 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP20K1500EBC652-2 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 CPLD - APEX 20K 3456 Macros 488 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP20K1500EBC652-2ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
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