參數資料
型號： EP1S80F1508C6ES
廠商： Altera Corporation
英文描述： Stratix Device Family Data Sheet
中文描述： Stratix系列器件數據手冊
文件頁數： 156/290頁
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代理商： EP1S80F1508C6ES
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2–132
Stratix Device Handbook, Volume 1
Altera Corporation
July 2005
High-Speed Differential I/O Support
When you span two I/O banks using cross-bank support, you can route
only two load enable signals total between the PLLs. When you enable
rx_data_align
, you use both
rxloadena
and
txloadena
of a PLL.
That leaves no
loadena
for the second PLL.
EP1S25
672-pin FineLine BGA
672-pin BGA
Transmitter
(2)
56
624
(4)
14
14
14
14
624
(3)
28
28
28
28
Receiver
58
624
(4)
14
15
15
14
624
(3)
29
29
29
29
780-pin FineLine BGA
Transmitter
(2)
70
840
(4)
18
17
17
18
840
(3)
35
35
35
35
Receiver
66
840
(4)
17
16
16
17
840
(3)
33
33
33
33
1,020-pin FineLine
BGA
Transmitter
(2)
78
840
(4)
19
20
20
19
840
(3)
39
39
39
39
Receiver
78
840
(4)
19
20
20
19
840
(3)
39
39
39
39
Notes to
Table 2–37
:
(1)
The first row for each transmitter or receiver reports the number of channels driven directly by the PLL. The second
row below it shows the maximum channels a PLL can drive if cross bank channels are used from the adjacent center
PLL. For example, in the 484-pin FineLine BGA EP1S10 device, PLL 1 can drive a maximum of five channels at
840 Mbps or a maximum of 10 channels at 840 Mbps. The Quartus II software may also merge receiver and
transmitter PLLs when a receiver is driving a transmitter. In this case, one fast PLL can drive both the maximum
numbers of receiver and transmitter channels.
(2)
The number of channels listed includes the transmitter clock output (
tx_outclock
) channel. If the design requires
a DDR clock, it can use an extra data channel.
(3)
These channels span across two I/O banks per side of the device. When a center PLL clocks channels in the opposite
bank on the same side of the device it is called cross-bank PLL support. Both center PLLs can clock cross-bank
channels simultaneously if, for example, PLL_1 is clocking all receiver channels and PLL_2 is clocking all
transmitter channels. You cannot have two adjacent PLLs simultaneously clocking cross-bank receiver channels or
two adjacent PLLs simultaneously clocking transmitter channels. Cross-bank allows for all receiver channels on
one side of the device to be clocked on one clock while all transmitter channels on the device are clocked on the
other center PLL. Crossbank PLLs are supported at full-speed, 840 Mbps. For wire-bond devices, the full-speed is
624 Mbps.
(4)
These values show the channels available for each PLL without crossing another bank.
Table 2–37. EP1S10, EP1S20 & EP1S25 Device Differential Channels (Part 2 of 2)
Note (1)
Device
Package
Transmitter/
Receiver
Total
Channels
Maximum
Speed
(Mbps)
Center Fast PLLs
PLL 1
PLL 2
PLL 3
PLL 4
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EP1S80F1508C7 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix I 7904 LABs 1203 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S80F1508C7ES 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet
EP1S80F1508C7N 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix I 7904 LABs 1203 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S80F1508I5ES 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet
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