參數(shù)資料
型號： EP1S80F1508C6ES
廠商： Altera Corporation
英文描述： Stratix Device Family Data Sheet
中文描述： Stratix系列器件數(shù)據(jù)手冊
文件頁數(shù)： 119/290頁
文件大小： 3559K
代理商： EP1S80F1508C6ES
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Altera Corporation
July 2005
2–95
Stratix Device Handbook, Volume 1
Stratix Architecture
Enhanced PLLs 11 and 12 support one single-ended output each (see
Figure 2–56
). These outputs do not have their own
VCC
and
GND
signals.
Therefore, to minimize jitter, do not place switching I/O pins next to this
output pin.
Figure 2–56. External Clock Outputs for Enhanced PLLs 11 & 12
Note to
Figure 2–56
:
(1)
For PLL 11, this pin is
CLK13n
; for PLL 12 this pin is
CLK7n
.
Stratix devices can drive any enhanced PLL driven through the global
clock or regional clock network to any general I/O pin as an external
output clock. The jitter on the output clock is not guaranteed for these
cases.
1.5-V HSTL Class II
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1.8-V HSTL Class I
1.8-V HSTL Class II
SSTL-18 Class I
SSTL-18 Class II
SSTL-2 Class I
SSTL-2 Class II
SSTL-3 Class I
SSTL-3 Class II
AGP (1
×
and 2
×
)
CTT
Table 2–20. I/O Standards Supported for Enhanced PLL Pins (Part 2 of 2)
I/O Standard
Input
Output
INCLK
FBIN
PLLENABLE
EXTCLK
CLK13n, I/O, PLL11_OUT
or CLK6n, I/O, PLL12_OUT (1)
From Internal
Logic or IOE
g0
Counter
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EP1S80F1508C7ES 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet
EP1S80F1508C7N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 7904 LABs 1203 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S80F1508I5ES 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet
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