參數(shù)資料
型號： EP1S80F1508C6ES
廠商： Altera Corporation
英文描述： Stratix Device Family Data Sheet
中文描述： Stratix系列器件數(shù)據(jù)手冊
文件頁數(shù)： 12/290頁
文件大小： 3559K
代理商： EP1S80F1508C6ES
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Section I–2
Altera Corporation
Stratix Device Family Data Sheet
Stratix Device Handbook, Volume 1
2
July 2005 v3.2
●
Added
“Clear Signals”
section.
Updated
“Power Sequencing & Hot Socketing”
section.
Format changes.
●
●
September 2004, v3.1
●
Updated fast regional clock networks description on
page 2–73
.
Deleted the word preliminary from the “specification for the maximum
time to relock is 100 μs” on
page 2–90
.
Added information about differential SSTL and HSTL outputs in
“External Clock Outputs” on page 2–92
.
Updated notes in
Figure 2–55 on page 2–93
.
Added information about
m
counter to
“Clock Multiplication &
Division” on page 2–101
.
Updated Note 1 in
Table 2–58 on page 2–101
.
Updated description of
“Clock Multiplication & Division” on
page 2–88
.
Updated
Table 2–22 on page 2–102
.
Added references to AN 349 and AN 329 to
“External RAM
Interfacing” on page 2–115
.
Table 2–25 on page 2–116
: updated the table, updated Notes 3 and
4. Notes 4, 5, and 6, are now Notes 5, 6, and 7, respectively.
Updated
Table 2–26 on page 2–117
.
Added information about PCI Compliance to
page 2–120
.
Table 2–32 on page 2–126
: updated the table and deleted Note 1.
Updated reference to device pin-outs now being available on the web
on
page 2–130
.
Added Notes 4 and 5 to
Table 2–36 on page 2–130
.
Updated Note 3 in
Table 2–37 on page 2–131
.
Updated Note 5 in
Table 2–41 on page 2–135
.
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●
April 2004, v3.0
●
Added note 3 to rows 11 and 12 in
Table 2–18
.
Deleted “Stratix and Stratix GX Device PLL Availability” table.
Added I/O standards row in
Table 2–28
that support max and min
strength.
Row
clk
[1,3,8,10]
was removed from
Table 2–30
.
Added checkmarks in Enhanced column for LVPECL, 3.3-V PCML,
LVDS, and HyperTransport technology rows in
Table 2–32
.
Removed the Left and Right I/O Banks row in
Table 2–34
.
Changed
RCLK
values in
Figures 2–50
and
2–51
.
External RAM Interfacing section replaced.
●
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●
November 2003, v2.2
●
Added 672-pin BGA package information in
Table 2–37
.
Removed support for series and parallel on-chip termination.
Termination Technology renamed differential on-chip termination.
Updated the number of channels per PLL in Tables 2-38 through 2-
42.
Updated
Figures 2–65
and
2–67
.
●
●
●
●
October 2003, v2.1
●
Updated DDR I information.
Updated
Table 2–22
.
Added
Tables 2–25
,
2–29
,
2–30
, and
2–72
.
Updated
Figures 2–59
,
2–65
, and
2–67
.
Updated the Lock Detect section.
●
●
●
●
Chapter
Date/Version
Changes Made
相關(guān)PDF資料
PDF描述
EP1S40 Replaced by PTN78060W :
EP1S60 Replaced by PTN78060W :
EP1S20 Replaced by PTN78060W :
EP1S25 Replaced by PTN78060W :
EP1S30 Stratix Device Family Data Sheet
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
EP1S80F1508C6N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 7904 LABs 1203 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S80F1508C7 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 7904 LABs 1203 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S80F1508C7ES 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet
EP1S80F1508C7N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 7904 LABs 1203 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S80F1508I5ES 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet
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