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參數(shù)資料
| 型號： | ELANSC300-25VI |
| 廠商： | Advanced Micro Devices, Inc. |
| 元件分類： | 32位微控制器 |
| 英文描述： | Highly Integrated, Low-Power, 32-Bit Microcontroller |
| 中文描述： | 高度集成，低功耗，32位微控制器 |
| 文件頁數(shù)： | 112/139頁 |
| 文件大?。?/td> | 1388K |
| 代理商： | ELANSC300-25VI |
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112
élanSC300 Microcontroller Data Sheet
P R E L I M I N A R Y
Notes:
1. Violates for 600 ns (3.3 V) PCMCIA read cycle only.
2. PCMCIA specifies 35 ns for a 600 ns cycle, 20 ns for 250 and 200 ns cycles, and 15 ns for a 100 ns cycle.
3. If PCMCIA is buffered, this hold time may be increased by propagation delay through the buffer.
4. If the PCMCIA address buffer is controlled via the MCE signals, the output disable/enable delay of the buffer will affect the
address setup and hold from MEMR.
5. WAIT_AB asserted for longer that 10
μ
s may cause a DRAM RAS
low (max) to be violated if the “extended” PCMCIA cycle
occurs during a DRAM page hit. (See the t
RASC
max parameter for a particular DRAM.) The RAS active timer (10
μ
s) will not
force RAS inactive while the “extended” PCMCIA cycle is occurring.
These timings are based on default device settings and required initial programming. These timings may be modified via the MMS
Memory Wait State 1 and 2 Registers, Index 62h and Index 50h, and the Command Delay Register, Index 60h. (See the
élan
TM
SC300 Microcontroller Programmer’s Reference Manual
, order #18470.)
Table 60.
PCMCIA Memory Read Cycle (See Figure 43)
Symbol
Parameter Description
Notes
Preliminary
Unit
Min
Max
t1a
t1b
t2
t3
t4a
t4b
t5
t6a
t6b
t7
t8
t9
t10
t11
t12
t13
t14
t15a
t15b
t16
Data setup before MEMR inactive (8 bit)
Data setup before MEMR inactive (16 bit)
Data hold following MEMR
MEMR width time
Address setup before MEMR (8 bit)
Address setup before MEMR (16 bit)
Address hold following MEMR
MCE setup before MEMR (8 bit)
MCE setup before MEMR (16 bit)
MCE hold after MEMR
MEMR inactive from WAIT_AB inactive
WAIT_AB delay falling from MEMR
WAIT_AB pulse width time
ICDIR setup before MEMR
ICDIR hold after MEMR
DBUFOE setup before MEMR
DBUFOE hold after MEMR
ENDIRH, ENDIRL setup before MEMR (8 bit)
ENDIRH, ENDIRL setup before MEMR (16 bit)
ENDIRH, ENDIRL hold from MEMR
40
25
0
550
155
60
0
175
45
0
120
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
1
2, 3
4
4
2, 4
35
5
12,000
–1
0
–2
–2
170
45
–4
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PDF描述 |
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